简易数字频率计(2)

简单数字频率计一、实验目的测量信号的频率，并通过实验盒上的8位数码管显示出来。二。方案论证与比较在此方案的前提下，如果能完成一个1Hz的精密时钟，数码管显示的结果与测量信号之间的误差很小，但在数码管的高位显示一个不必要的0，并在此基础上增加一个复位模块，那么最终确定的方案如下：三。设计步骤1，1Hz精密时钟在本模块中，如果您想要获得1Hz的精密时钟，您需要将频率除以24M倍，即将其转换为十六进制的“16E3600”和二进制的“10110111000110000000”，那么二进制25的位数就是所需的d触发器数，因此当计数等于“16E3600”时，数据被锁存，输出为1Hz的精密时钟。CLK2是一个扫描时钟，计数中的任何时钟，如计数14，都可以直接获取，但必须满足40Hz。那么该模块的硬件描述语言如下：(sel-clock.tdf)子设计sel_clock（clk:input输入。clk1、clk 2:输出。)可变的伯爵24.0:dff。s:dff开始伯爵。clk=clk。s.clk=clk。clk1=s。如果伯爵=H16e3600 那么s=VCC；计数=0；其他伯爵。d=伯爵。Q1；s=GND；结束if；clk2=count14结束；2.门控电路被测信号和1Hz的时钟通过或门，输出作为计数器的计数时钟，1Hz的时钟通过与门作为计数器的清零时钟，这样当1Hz的时钟处于高电平时，计数器清零，即被测信号不被计数，而当1Hz的时钟处于低电平时，计数器对被测信号进行计数，因此1Hz的时钟不影响被测信号。电路连接如下：3、清除高显示的零点该模块用于实现缓冲模块锁存的输出数据通过数码管显示后，零位出现在高位。其设计方法是：当输出全部为0时，该模块输出后数码管上只显示一个0，其他数码管不显示，即输出变成数码管不能显示的字符，如B；同样，当输出超过一位时，输入数据将直接输出，其他位将变成不能显示的字符，如b。那么该模块的硬件描述语言如下子设计qingling0（达31.0:输入；在31号外面.0:输出；)开始如果达31.0=H00000000 在31号外面.0=H bbbbbbb 0 ；埃尔西夫达31.4=H0000000 在31号外面.4=H bbbbbbb ；走出3.0=达3.0；埃尔西夫达31.8=H000000 在31号外面.8=H bbbbbb ；离开7号.0=达7.0；埃尔西夫达31.12=H00000 在31号外面.12=H BBB ；走出11号.0=达11.0；埃尔西夫达31.16=H0000 在31号外面.16=H bbbb ；离开15号.0=达15.0；埃尔西夫达31.20=H000 在31号外面.20=H BBB ；离开19号.0=达19.0；埃尔西夫达31.24=那么H00 在31号外面.24=H bb ；在23号外面.0=达23.0；埃尔西夫达31.28=那么H0 在31号外面.28=H b ；在27号外面.0=达27.0；结束if；结束；4.数据缓冲该模块实现数据缓冲，即当每个时钟的上升沿到达时，此时的数据由D触发器锁存，直到下一个上升沿到达时数据被更新。该模块的波形仿真如下：该模块的硬件描述语言如下子设计huan_chong0（31.0:输入；在31号外面.0:输出；)可变的伯爵31.0:dff。开始伯爵。clk=clk。伯爵。d=；伯爵。q；结束；5.数码管扫描显示器上图为cont模块的波形仿真，用于实现数码管的动态扫描。Sel2.0连接到数字管的位选择端。四、示意图如下V.实验总结1.如果由计数24获得的1.43赫兹时钟被直接用作1赫兹时钟而不是数据锁存方法，则误差非常大。2.注意引脚绑定：sel1sel0被锁定到引脚132、引脚133和引脚135；测试时钟dsx被锁定到引脚55；3.对于这样一个综合性的设计实验，我们应该采取分而治之的方法，对每个模块进行分析和思考，然后对其进行编程，然后将所有模块组装在一起完成设计。如果你遇到无法解决的问题，不要放弃，从多方面思考，看看哪里出了问题，然后做出合理的改变。例如，当我第一次做实验时，我遇到了诸如不精确的时钟和未清除的高阶零点等问题。当时，我不知道如何解决它们，但当老师指出1Hz时钟可以通过精确的算法获得，然后我用缓冲块的思想解决了这个问