Xilinx FPGA 手册《Spartan 3E Over View》中文版

Spartan 3E Over View中文版中文版 Spartan-3 系列结构由 5 个基本可编程功能单元构成： 1可编程逻辑单元（CLB） ，包含基于 RAM 的查找表（LTU）来实现逻辑和存 储单元，可作为触发器或锁存器使用。 2输入输出模块（IOB）控制 I/O 引脚和内部逻辑单元之间的数据流，每个 IOB 提供三态门操作， 兼容 26 种不同的限号标准。 具体交融标准参见 Table 2 （P4） . 双倍速率同步动态随机存储器包含在内， 数字控制阻抗提供自动的片上终端， 简化了板子的设计。 3每个 RAM Block 提供 18-Kbit 双口 RAM。 4乘法器模块实现两个 18bit 的二进制数据的乘法运算。 5数字时钟管理模块提供自校准、全数字地时钟分配、延迟、倍频、分频和相 移。 上述模块按照 Figure 1 （P3） 组合， IOB 将规则排列的 CLB 环绕起来。 XC3S50 有一栏RAM Block嵌入在CLB的阵列中， XC3S200到2000有两栏RAM Block， XC3S4000 和 5000 有四栏 RAM Block。每栏由几个 18Kbit 的 RAM Block 组成， 每个 18Kbit 的 RAM Block 有一个专用的乘法器。DCM 在外部 RAM 栏的两头。 IOB 有三个状态通道： 输入、 输出、 高组态。 每个状态通道有一对存储单元， 可以作为寄存器或锁存器。三个信号路径分别如下： 1. 输入通道将信号直接从焊盘引脚传入，并通过一个可选择的可编程延迟单元 到线 I；或者通过一对可选择的存储单元到线 IQ1 和 IQ2。I、IQ1、IQ2 直接 通到 CLB 阵列。延迟单元可以设置为 0。 2. 从 CLB 阵列出来的线 O1 和 O2 先后通过一个复用器和一个三态门驱动器后 到达 IOB 输出引脚，通过复用器可以选择输出信号是否通过存储器。 3. 从 CLB 阵列出来的线 T1 和 T2 通过复用器的选择可以直接至输出驱动器， 也可以通过一对存储器后再到达驱动器。当 T1 和 T2 被拉高时，输出为高组 态。也就意味着输出口为低有效。 4. 所有信号线通过 IOB 完成输入输出。 存储元件功能 每个 IOB 有三对存储元件，这些存储元件可以配置成边沿触发性 D 触发器 或者电平触发器。支持 DDR（双倍速率同步动态随机存储器）传输。 D： 输入口上的数据在 CE 使能且 CK 为有效边沿时被存入， 对于锁存操作， D 直接通至 Q； Q：存储器的状态，对于锁存操作，Q 直接镜像 D； CK：该输入上的有效边沿信号在 CE 有效时锁存数据； SR： 强制存储单元变为“SRHIGH/SRLOW”属性定义的状态，“SYNC/ASYNC” 属性决定输入是否和 CK 同步； REV：和 SR 配合使用，强制使存储器变为与 SR 相反的状态。 DDR（Double-Data-Rate）在 CK 上升和下降沿均可传输数据，通过一对 D 触发器实现，输出和三态路径均通过将具有 50%占空比的 CK 信号镜像并移相 180驱动一对D触发器实现。 输入路径里的一对存储单元允许接收DDR信号， 一个输入 DDR 时钟触发一个寄存器，反向的时钟触发另外一个，从而使这两个 寄存器轮流占据 DDR 数据信号。 “IO_LxxN_# and IO_LxxP_#”中 xx 表示 I/O 对 儿编号，#表示 I/O 模块编号。 输出时钟 OTCLK1 同时控制三态和输出路径的上触发器，OTCLK2 同时控 制下触发器。使能线 TCE 控制三态门一对触发器的 CE，OCE 控制输出一对触 发器的 CE，ICE 控制输入一对触发器的 CE。 每个存储单元都有以下属性可以配置，具体定义参见 P12，Table6。 上拉下拉电阻上拉下拉电阻 每个 IO 口均有可选择的上拉和下拉电阻，上拉至 Vcco，下拉至 GND。电 阻值可以通过 VHDL 语言配置，大概为几千欧姆，属于弱上拉。当 HSWAP_EN 引脚接地时，所有上拉电阻启用。 压摆率压摆率和驱动能力和驱动能力控制控制 压摆率有两个档：FAST 和 SLOW。只有在以下两个接口标准（LVCOMS、 LVTTL）时可选，有 7 中驱动能力可选：2,4,6,8,12,16,24mA。 IO 口和信号标准的选择 通过修改 IOSTANDARD 属性设置接口标准。 数字可控阻抗数字可控阻抗（DCI） 通过设置终端电阻值匹配阻抗。8 个 IOB 配置 DCI 是独立的，每个模块有 一个 N 参考引脚和一个 P 参考引脚用于校准驱动器和终端电阻。不用 DCI 是这 两个引脚是普通 I/O 口。每个 Band 只有一个 I/O 标准可用。 供电 Vccint、Vccaux、Vcco 供电顺序没有要求，但当 Vccint 比 Vccaux 先供时 FPGA 会在静电流的基础上出现几百 mA 的漏电流。Table34 为没有输入输出的 各电源静电流。 CLB 综述综述 每个 CLB 包含 4 个互联的 slice，Figure 11。两个一组分成左右两对，每一 对和相邻的 CLB 形成一个独立运载链的栏。左右的 slice 均有：两个逻辑功能发 生器、两个存储单元、多功能选择器、传输逻辑和算术逻辑门，Figure 12。左边 一对提供比右边多的两个功能：用分布的 RAM 存储数据，用 16bit 寄存器移动 数据。基于 RAM 的函数发生器也叫作 Look-Up Table（LUT） ，是实现逻辑功能 的主要部件。而且左边对的 LUT 可以配置为分布式 RAM 或一个 16bit 寄存器。 实现 RAM 参见 UG331 的“Using Look-Up Tables as Distributed RAM”章节，实现 寄存器参见“Using Look-Up Tables as Shift Registers”章节。位于 slice 上和下的函 数发生器分别被称为 G 和 F。存储单元（可被配置为一个 D 触发器或者一个电 平锁存器）提供了与时钟同步的数据。位于 slice 上和下的存储单元分别被称为 FFY 和 FFX。每个 slice 有两个选择器。传输链提供了快速有效的实现算术运算 的方法， 以 CIN 进 COUT 出， 5 个选择器控制这个链路： CYINIT/CY0F/CYMUXF （下部） ，CY0G/CYMUXG（上部） 。实现 OR/XORG/XORF/AND/GAND/FAND 六种逻辑功能。 每个 LUT 都有 4 个逻辑输入（A1-4）和一个输出 D，允许 4 个布尔输入的 逻辑操作。 而且宽多路选择器可以高效的连接同一个或不同的 CLB 之间的 LUT， 实现更多的逻辑输入。在左边对的 slice 里的 LUT 有右边的没有的两个功能： LUT 可以作为 16bit 的分布式 RAM，一个双口操作包含 2 个 LUT 以便于实现从 两个独立的数据线读取数据；LUT 可以作为 16bit 移位寄存器，实现 116 个时 钟的延迟。每个 CLB4 个左边的 LUT 可以产生最多 64 个时钟延迟，用于平衡数 据流的时序。 BLOCK RAM 综述综述 FPGA 提供 RAM 块， 可以配置， 同步的 18Kbit 块， 存储数量比分布式 RAM 大得多。可以通过设置属性确定 RAM 是单口还是双口，如果一个 RAM 模块命 名为形式：RAMB16_SWA_SWB，说明其有 WAbit Port A 和 WBbit Port B； 而形式 RAMB16_SWA说明其为单口。FIFO、ROM 等功能可有软件 CORE Generator 软件实现。紧挨 RAM 块的是一个 18*18bit 的乘法器，DRAM 的 A 口 16bit 位接乘法器 A 总线的上 16bit，B 口 16bit 位接乘法器 B 总线的上 16bit。每 个 RAM 块能配置的双口 RAM 位数和深度 Table 22： 无论什么时候 ENA 高有效时，地址传输相对于时钟的建立和保持时序需要 遵照 Table103 P142 的时序。 当 EN 和 WE 有效时在 CLK 有效沿时数据从输入线 写入相应存储位置。虽然被定义为奇偶校验位，DIPX 并没有产生或验证奇偶校 验的功能，而且可以作为多余的数据位数使用。当 WE 不使能且 EN 使能时，在 CLK 有效边沿时相应存储单元的数据出现在 DOX，DOX 镜像存储单元里的数 据，通过设置“WRITE_MODE”属性决定读写优先级。当 WE 不使能且 EN 有效 时数据被锁存到 DOX。SSRX 使能时 DOX 输出“SRVAL”设定的值。双口 RAM 的属性见 Table 24 P40。CLK 是上升沿有效，SSR 高有效，WE 高有效，具体动 作和效果见 Table25 P40。程序周设置为“Read after Write”。 Table 103 P142 为 Block RAM Timing，时序应该满足该要求。 配置配置 通过 M2=0，M1=0，M0=0 配置为主从模式。INIT_B 上升沿由低变高时采 集 M012 信号，配置完成后作为 IO 口使用。 P68 Table46 中灰色背景的引脚在配置过程中为高阻态， HSWAP 为低每个引 脚在配置时都有内部上拉， 配置完成后按照上拉和下拉配置安排引脚状态。 黄色 背景的引脚在配置过程中内不上拉，不受 HSWAP 影响。 配置配置步骤步骤：1.初始化初始化 上电或 FPGA 的 PROG_B 被拉低后，FPGA 开始配置，在清除内部配置存 储单元时开漏的 INIT_B 引脚被拉低。可以通过外部电路延迟 INIT_B 置高控制 初始化时间。 2.装载装载配置数据配置数据 初始化后配置数据被写入内部存储器，配置全过程中 FPGA 使 GSR（Global Set/Reset）有效，D 触发器为复位状态。配置完成后 DONE 拉高。 3.启动启动 配置的最后过程，FPGA 自动生成 GSR 信号使得所有的触发器变为特定的 状态， 并按照配置的程序工作。 在 DONE 置高一个时钟周期后 GTS （Global Three- State）释放，所以可以通过控制 DONE 置高时间控制 FPGA 输出状态。GTS 释 放的同时 GWE（Global Write Enable）