四选一多路选择器三种方法VIP

四选一多路选择器三种方法 module MUX41a(a,b,c,d,s1,s0,y); input a,b,c,d; input s1,s0; output y; reg y; always(a or b or c or d or s1 or s0); begin : MUX41 case (s1,s0) 2b00: y=a; 2b01: y=b; 2b10: y=c; 2b11: y=d; default: y=a; endcase end endmodule 计数器计数器 module CTR (CLK,Q,R); input CLK,R; output3:0Q; reg3:0 Q; always (posedge CLK or negedge R) if(!R) Q=0; elseQ=Q+4b0001; endmodule D 触发器触发器 module DFF(CLK,D,Q,RST0,RST1); input CLK,D,RST0,RST1; output Q; reg Q; always (posedge CLK or negedge RST1) beginif (!RST1)Q=0; else if (RST0=1) Q=0; else if(RST0=0)Q=D; end endmodule SR 锁存器锁存器 module SR (S,R,CLK,RD,Q); input S,R,RD,CLK; output Q; regQ; wire 3:0H; assign H=CLK,RD,S,R; always (*) begin case(H) H=4b1000 : Q=Q; H=4b0? : Q=0; H=4b?1? : Q=0; H=4b1010 : Q=1; H=4b1001 : Q=0; default :Q=0; endcase end endmodule 二进制转换成格雷码 module btog(b,g); input 3:0 b; output 3:0g; assign g3=b3; assign g2=b3b2; assign g1=b2b1; assign g0=b1b0; endmodule 格雷码转换二进制 module gtob(b,g); input 3:0 g; output3:0 b; assign b3=g3; assign b2=g3g2; assign b1=g2g1; assign b0=g1g0; endmodule 乘法器 module mul2(H,F,R); input1:0 H,F; output3:0 R; assign R0=H0 assign R1=(H1 assign R2=(H1 assign R3=H1 /*assign R=R3,R2,R1,R0;/* /*assign H=H1,H0;/* /*assign F=F1,F0;/* Endmodule 七段数码管显示 module SMG(A,B); input3:0 A; output6:0 B; reg6:0 B; always (A) case(A) 4b0000: B=7b0111111; 4b0001: B=7b0000110; 4b0010: B=7b1011011; 4b0011: B=7b1001111; 4b0100: B=7b1100110; 4b0101: B=7b1101101; 4b0110: B=7b1111101; 4b0111: B=7b0000111; 4b1000: B=7b1111111; 4b1001: B=7b1101111; 4b1010: B=7b1110111; 4b1011: B=7b1111100; 4b1100: B=7b0111001; 4b1101: B=7b1011110; 4b1110: B=7b1111001; 4b1111: B=7b1110001; default: B=7b0111111; endcase endmodule 同步复位：顾名思义，同步复位就是指复位信号只有在时钟上升沿到来时，才 能有效 优点：a、有利于仿真器的仿真。 b、 可以使所设计的系统成为 100%的同步时序电路， 这便大大有利于时序分析， 而且综合出来的 fmax 一般较高。 c、 因为他只有在时钟有效电平到来时才有效， 所以可以滤除高于时钟频率的毛 刺。 异步复位：它是指无论时钟沿是否到来，只要复位信号有效，就对系统进行复 位 优点：a、大多数目标器件库的 dff 都有异步复位端口，因此采用异步复位可以 节省资源。 b、设计相对简单。 c、异步复位信号识别方便，而且可以很方便的使用 FPGA 的全局复位端口 GSR。 格雷码格雷码BCD 码转换：码转换：从最右边一位起，依次将每一位与左边一位异或(XOR)， 作为对应格雷码该位的值，最左边一位不变(相当于左边是 0) 名词解释（英译汉） EDA电子设计自动化 VHDL超高速集成电路硬件描述语言 ASIC专用集成电路HDL硬件描述语言 FPGA现场可编程门阵列 CPLD负杂可编程逻辑器件 CAD计算机辅助设计CAM计算机辅助制造 CAT计算机辅助测试CAE计算机辅助工程 RTL寄存器传输级描述 IEEE美国电气与电子工程协 LPM可设置模块库 GAL通用阵列逻辑LAB逻辑阵列块 CLB 可配置逻辑模块SOC片上系统 EABE嵌入式阵列块UART通用异步收发报机 SOPC 可编程片上系统LUT查找表 JTAG 联合测试行为组织 IP知识产权模块ISP 系统在线可编程 ICR在电路可重构RTL 寄存器传输级 PCB进程控制块FSM有限状态机 全加器 module MUX41a(A,B,C,D,S1,SO,Y); input A,B,C,D,S1,SO; output Y; wire AT=SO?D:C; wire BT=SO?B:A; wire Y=(S1?AT:BT); endmodule 状态机 module FSM_EXP (clk,rst,state_inputs,comb_output); input clk; input rst; input 1:0state_inputs; output3:0comb_output; reg3:0comb_output; parameter s0=0,s1=1,s2=2,s3=3,s4=4; reg4:0c_st,next_state; always (posedge clk or negedge rst)begin if(!rst) c_st=s0; else c_st=next_state;end always(c_st or state_inputs)begin case (c_st) s0:begin comb_output=5; if(state_inputs=2b00) next_state=s0; else next_state=s1;end s1:begin comb_output=8; if(state_inputs=2b01)next_state=s1; else next_state=s2;end s2:begin comb_output=12; if(state_inputs=2b10) next_state=s0; else next_state=s3;end s3:begin comb_output=14; if(state_inputs=2b11) next_state=s3; else next_state=s4;end s4:begin comb_output=9; next_state=s0; end default:next_state=s0; endcase end endmodule 循环 module XSHIF4 (q,d,clk,LOAD); output q; input clk,LOAD; input3:0 d; reg3:0 SHFT; always (posedge clk) if (LOAD) SHFT = d; else begin SHFT=SHFT2:0,SHFT3;end assign q = SHFT3; endmodule 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 module ZSHIF4 (q,d,rst,clk); output q; input d,clk,rst; reg3:0 SHFT; always (negedge rst or posedge clk) if (!rst) SHFT=4b0; else begin SHFT=(SHFT2:0,d); assign q = SHFT3; endmodule 右移 module SHIF4 (q,d,rst,clk); output q; input d,clk,rst; reg3:0 SHFT; always (4b0; else begin SHFT=negedge rst or posedge clk) if (!rst) SHFT=d,SHFT3:1; end assign q = SHFT0; endmodule 同步 module mydff1(q,d,rst,clk); output q; input d,clk,rst; reg q; always (p