3组合逻辑电路.ppt

第3章组合逻辑电路,数字电路分为组合逻辑电路和时序逻辑电路两大类。组合逻辑电路结构主要由逻辑门电路构成，电路中没有反馈，不含有记忆单元，电路的输出结果和输入条件之间存在着逻辑因果关系，功能特点是：任意时刻的输出信号仅取决于该时刻的输入信号，而与输入信号前电路原来的状态无关，即组合逻辑电路没有记忆作用；(2)如果忽略逻辑门电路本身的传输时间，输入输出之间没有时间延迟。,A1，A2，An为输入逻辑变量。Y1，Y2Ym为输出逻辑变量。,组合逻辑电路框图Yi=f(A1，A2，An),3.1概述,3.2组合逻辑分析,1分析方法（步骤）,检验，修理、改型。一般分析过程为：给定逻辑图写逻辑表达式化简表达式列真值表分析逻辑功能。具体分析基本步骤如下：（1）写出逻辑表达式。由输入变量开始，逐级写出每级逻辑门输出端函数表达式（可将结果标注在图相应位置上），每级逻辑门输出端的函数作为中间量，等效成后级的输入，直至最后输出端。得到给定逻辑电路逻辑函数表达式。F=f（A、B、C）（2）化简表达式。运用逻辑代数或卡诺图，化简和变换逻辑表达式。（3）列出真值表。4）分析逻辑功能。根据真值表和逻辑表达式，进行归纳和分析，确定其逻辑功能。,电路结构,逻辑功能,例1：分析下图的逻辑功能。,1,1,半加器,全加器,数据选择器,b.逻辑表达式,F=E（A1A0D0+A1A0D1+A1A0D2+A1A0D3）,d.应用举例,双4选18选1P59,3.3组合逻辑电路设计概述,3.4SSL组合逻辑电路设计,+ABC+ABC(添加项）=(A+A)BC+(B+B)AC+(C+C)ABF=BC+AC+AB,方法之一：与或表达方式。二、卡诺图F=ABC+ABC+ABC+ABC,3.求出逻辑代数表达式，并进行化简,组合逻辑电路设计以芯片少,品种少为优,例2,从真值表转换到逻辑函数表达式,2.列出真值表,4.逻辑电路,F=AD+BD+CD+ABC,（注意:本题逻辑表达式可以根据问题的实际意义直接写出（大于或等于三分的条件）,例3,设四台设备A、B、C、D有三个控制要求。（1）A开机，则B必须开机；（2）B开机，则C必须开机；（3）B开机，则D不允许开机。如不满足要求，则要求报警装置发出报警信号。试写出发出报警信号的逻辑函数表达式,可以用直接分析得出F=,从真值表转换到逻辑函数表达式,与非门逻辑图。略,3.4.3编码器,编码就是赋予选定的一系列二进制代码以固定的含义。M位二进制代码有2M种不同的组合，表示2M个信号,普通编码器某一时刻只有一个输入，转换成一组二进制代码输出。N2M输入信息个数2,二进制位数,8/3编码,8-3译码器逻辑图,真值表,8/3编码八个输入端为I1I8，八种状态，1/0？与之对应的输出设为F1、F2、F3，共三位二进制数。,信号电平的有效形式！,2.10-2进制（优先）编码器,普通编码器某一时刻只允许有一个信号输入，否则输出将发生混乱，使用上具有局限性。优先编码器允许几个信号同时加到输入端，当几个输入信号同时出现时，按优先顺序，只对其中优先权最高的一个进行编码，而优先权低的输入信号不会影响输出。（先后次序，处理轻重缓急。例：打印机、键盘、）,a.优先编码,例3.41,例3.41试用两片CT74LS1488/3编码接成一个164线优先编码器，将A15A016个低电平有效的输入信号编码为4位二进制编码（00001111）。其中A15的优先权最高，A0的优先权最低。,EI=0，低电平有效，允许输入；EO=1，高电平有效，有效输出；GS=0,有效输入编码。,Y0Y1Y2,I1I2,I8,X/Y,例3.41-,3.4.4译码器,译码是编码的逆过程，即将某二进制翻译成电路的某种状态。M位二进制代码有2M种不同的组合，表示2M个信号,译码器某一时刻只有一组二进制代码输入，转换成一个或一组输出。,3/8译码,3.4.2.27段译码器,二进制编码,显示译码器,显示器件,将运算结果用习惯的十进制显示出来，,七段显示数码管显示译码器：LEDLCD荧光数码管,共阳数码管（0亮）共阴数码管（1亮）,七段字形显示译码器CT74LS48,测试端：检查数码管各段是否发光正常的测试输入端。低电平有效，即=0时，数码管各段应该发光，否则就是不正常。平时工作时应接高电平。消隐端：熄灭无效的零。例如，某仪表用6位数码管显示，当显示13.6时，如果使=0，6位数码显示的不是0013.60，而是13.6。禁亮端当=0时，无任A3AO处于什么状态，数码管各段均不发光。,表3.46七段字形显示译码器CT74LS48的真值表,表3.46七段字形显示译码器CT74LS48的真值表,416线译码器,表3.46七段字形显示译码器CT74LS48的真值表,表3.46七段字形显示译码器CT74LS48的真值表,试用两片38线CT74LS138译码器组成一个416线译码器。解：因为CT74LS138仅有三个地址输入端A2A1A0，如果对4位二进制进行译码，必须用可以两片38线CT74LS48译码器，但两片38线CT74LS48译码器只可以有一片工作，利用片选功能中Gs门的其中一个输入端作为第四个地址输入端，例如可用S0作为第四个输入端，同时令S1=S2=0，连线如图。当最高位D3=0时，选中第1片CT74LS48工作，将00000111的8个编码译成低电平信号。当D3=1时，选中第2片CT74LS48工作，从10001111这8个编码译成8个低电平信号。,运算器例,例3.43用两片4位二进制超前进位加法器CT74LS283组成8位二进制加法计数器。解：一片CT74LS283可组成4位二进制加法计数器，若要组成8位二进制加法计数器，需用两片CT74LS283。其中低4位的Ci接0；低4位的C3接高4位的Ci，两个8位加数分别从A7A0和B7B0输入，和数从S7S0输出，C7为最高位的进位端。,3.4.4数据选择器,符号,数据选择器一般框图,数据选择器,d.应用举例,双4选18选1P59,符号,A3A2A1A0比较B3B2B1B0,3.4.5比较器,功能真值表,4位比较器的功能扩展,例3.4-4集成4位比较器的功能扩展当两个相比较的数码多于4位时，可以用多片4位比较器级联来扩展被比较数码的位数。图3.420是用2片CT74LS854位比较器组成的8位比较器的连线图。试分析其工作原理。,3.5组合逻辑电路的竞争冒险问题,3.5.1竞争冒险现象和原因,F=AA=0,竞争冒险是指在组合电路中，当输入信号改变状态时，输出端可能出现虚假信号过渡干扰脉冲的现象。这个干扰脉冲虽然持续时间很短，但对电路影响很大，有时甚至会造成负载的误动作。竞争：信号经过多条路径在不同时刻的到达。冒险：可能出现干扰脉冲，造成误动作。,电路中存在有反相器产生互补信号，在互补信号的状态发生变化时，就有可能出现冒险现象。,F2=AC+BCA=B=1,F=1(和C无关）,3.5.2消除竞争冒险的方法,（1）发现并消除互补变量。（2）修改逻辑设计加冗余项在确保逻辑函数不变的情况下，加多余项，以消除竞争冒险。例如，已知逻辑表达式内部当A=B=1时，若C由1变0，电路将出现干扰脉冲。如果在表达式中增加一乘积项AB，则原逻辑表达式变为：当A=B=1时，由第三项决定，F=1消除干扰脉冲。（3）输出端并电容在可能产生干扰脉冲的那些门的输出端，并联一个不大的滤波电容，可以把干扰脉冲吸掉。（4）加封锁脉冲，引入选通脉冲平时将不用的门封锁，只有需要时把有关门打开，允许输出。在输入信号发生竟争的时间内，引入一脉冲可能将产生干扰脉冲的门封住。,3.6用MSI芯片设计逻辑电路,通用商品IC芯片组合成功能电路,设计思路是找到选定的MSI集成芯片本身所具有的功能和所要求设计电路之间的联系。,1）对逻辑表达式的变换与化简的目的是使其尽可能地与MSI组合逻辑器件的形式一致，而不是尽量简化。2）设计时应考虑合理、充分地利用MSI组合逻辑器件的功能。同种类型的组合器件有不同的型号，应尽量选用较少的器件数和较简单的器件来满足设计要求。3）可能会出现只需一个MSI组合逻辑器件的部分功能就可以满足要求，这时需要对有关输入、输出信号作适当的处理。也可能一个组合器件不能满足设计要求的情况，这就需要对组合器件的功能进行扩展，,根据系统要求选择芯片的类型和型号。使用数片芯片，组合能成完成较复杂功能的集成组合逻辑电路,3.6.1数据选择器,通用商品IC芯片组合成功能电路,解：将原逻辑函数F1变换为最小项表达式为,进行比较后发现，如用8选1数据选择器CT74LS151实现逻辑函数F1，需使A2=A、A1=B、A0=C，并使D3=D5=D6=D7=1，D0=Dl=D2=D4=0即可，具体的连线图如图所示。接线时需要将使能端置有效电平，即=0。,例3.6-1用8选1数据选择器74LS151产生3变量的逻辑函数：要求并画出连线图。,例3-6-2,芯片输出逻辑函数表达式分析,F2(A、B、C)=m（2、3、4、5、6）,例3-6-3,选用合适的数据选择器实现5变量逻辑函数,解：观察逻辑函数F3可以看出，A、B、C这3个变量在所有的乘积项中都出现，而变量D、E却较少出现。在这种情况下，可以将变量D、E分离出来，选用8选1数据选择器CT74LS151加上与门电路就可实现，,2双四选一数据选择器芯片CT74LS153构成全加器,P80,输出逻辑函数表达式分析,3用数据选择器和译码构成3位等值数码比较器,用8选1数据选择器CT74LS151和38线二进制译码器CT74LS138组成的3位等值数码比较器，,3.6.2用译码器实现多种组合逻辑功能,任一逻辑函数可以变换成之和的与或表达式。F=AB+AC+BC+BC译码器每一个输出代表代表了与地址码输入输入变量相对应的一个最小项译码器实现逻辑函数.输入变量（=地址数）最小项输出为1(高低电平有效)的，加或门输出为0（低电平有效）输出用与非门,低电平输出有效,高电平输出有效,2.译码器组成全加器,3.二进制译码器变换各种BCD译码器,CT741544-16线译码器P101-表3-15思考如何输出接线，（位置。与/或门？）,3.6.3用全加器实现多种组合逻辑,十进制数二进制和8421BCD和DCI+4S3S2S1S0KI+1B3B2B1B000000000000100001000012000100001030001100011400100001005001010010160011000110700111001118010000100090100101001（强迫进位K，和S9再加6）100101010000110101110001120110010010130110110011140111010100150111110101（自然进位K，有进位再加6）161000010110171000110111181001011000191001111001,加6进1实现,进位Ki+1=强迫进位K+自然进位K=K+s3s2+s3s1,和S9或者已经进1条件下，再加6；,存在一个错误,3.加法器构成减法器,3.7综合应用实例,例3.6-1地铁电气列车启动控制有一列自动控制的地铁电气列车，只有在所有的车门都已关上和前段路轨已经空出的条件下，列车才能离开站台。但是，如果发生关门故障，在开着车门，前段路轨空出的情况下，列车也可以通过手动操作启动。试设计：（1）全用3输入端TTL与非门设计一个指示电气列车可以启动的逻辑电路，画出逻辑图；,解：（1）设输入信号A为门开关信号，A=1时门关上；B为路轨信号，B=1时路轨空出；C为手动操作信号，C=1时手动操作。输出F为列车开动信号，F=1列车开动。列真值表，卡诺图化简，得到逻辑表达式，画出逻辑图，F（A，B，C）=AB+BC=m（3，6，7）,地铁电气列车启动控制（2）,（2）改用3线-8线二进制译码器CT74LS138，外加必要的门电路，实现所设计的逻辑电路，画出连线图。,例3.6-2引脚断裂芯片