PCB的抗干扰设计的六大原则

印刷电路板抗干扰设计的六大原则(发布日期/更新时间：2010年6月30日)电力线布置1、根据电流的大小，尽量调整电线布线的宽度。2.电源线和地线的方向应与数据传输的方向一致。3.10100F的去耦电容应连接到印刷电路板的电源输入端。双接地线布置1.数字地与模拟地分开。2、接地线应尽可能粗，以便能够通过印刷电路板上至少3倍的允许电流，一般应达到2 3毫米.3.接地线应尽可能形成一个死回路，以减小接地线的电位差。三去耦电容配置1.印刷电路板的电源输入端跨接在10100F的电解电容上，最好大于100F.2.每个集成芯片的Vcc和GND之间跨接一个0.010.1F的陶瓷电容。比如空间不允许，每410个芯片可配置110F的钽电容。3.抗噪声能力弱、关断电流变化大的器件，以及只读存储器和随机存取存储器，应在Vcc和GND间接去耦电容。4.0.01F的去耦电容设置在单片机的“复位”端。5.去耦电容的引线不应太长，尤其是高频旁路电容不应有引线。四器件配置1.时钟发生器、晶体振荡器和中央处理器的时钟输入端应尽可能靠近和远离其他低频设备。2、小电流电路和大电流电路尽量远离逻辑电路。3.印刷电路板在底盘中的位置和方向应确保产生大量热量的部件位于上方。五条电源线、交流线和信号线分别布线。电源线和交流线应尽可能布置在与信号线不同的板上，否则应与信号线分开。排队。其他六项原则1.总线加上一个大约10K的上拉电阻有利于抗干扰。2.布线时，每个地址线应尽可能长，尽可能短。3.印刷电路板两侧的线路应尽可能垂直布置，以防相互干扰。4.去耦电容的大小通常取为C=1/F，F是数据传输频率。5.未使用的引脚通过上拉电阻(约10K)连接到Vcc，或者与已使用的引脚并联。6.发热元件(如大功率电阻等。)应避免使用易受温度影响的部件(如电解电容器等)。)。7.使用全解码比行解码具有更强的抗干扰性。为了抑制高功率器件对微控制器某些数字元件电路的干扰和数字电路对模拟电路的干扰，在将数字地连接到公共地时，应使用高频扼流圈。这是一种在轴向有几个孔的圆柱形铁氧体磁性材料，较粗的铜线通过这些孔缠绕。一次或两次，该器件可被视为低频信号的零阻抗和干扰高频信号的电感(由于其大DC电阻，电感不能用作高频扼流线圈)。当连接印刷电路板以外的信号线时，通常使用屏蔽电缆。对于高频信号和数字信号，屏蔽电缆的两端接地，用于低频模拟信号的屏蔽电缆的一端优选接地。对噪声和干扰非常敏感的电路或具有极高频率噪声的电路应使用金属罩屏蔽。铁磁屏蔽对500千赫的高频噪声没有明显影响，薄铜屏蔽效果更好。用螺钉固定屏蔽罩时，注意不同材料接触产生的电位差。腐蚀。七个良好的去耦电容集成电路电源和地之间的去耦电容有两个功能：一方面，它是集成电路的储能电容；另一方面，它绕过了器件的高频噪声。数字电路中典型的去耦电容值为0.1 f。该电容的分布电感典型值为5 h。0.1F的去耦电容只有5h的一部分布电感，其并联谐振频率约为7MHz，也就是说，对10MHz以下的噪声和ha具有良好的去耦效果焊接时，去耦电容的引脚应尽可能短。长引脚会使去耦电容自谐振。例如，当1000pF芯片电容的引脚长度为6.3毫米时，自谐振频率约为35兆赫，当引脚长度为12.6毫米时，自谐振频率为32兆赫。8.降低噪声和电磁干扰的经验1.一系列电阻可用于降低控制电路上下边沿的跳变率。2.尽量使时钟信号电路的电位接近0。用接地线圈出时钟区域。时钟线尽可能简短。3.输入输出驱动电路应尽可能靠近印刷电路板边缘。4.不要让空闲门电路的输出暂停。空闲运算放大器的正输入应接地且为负输入端连接到输出端。5.尽可能使用45折线而不是90折线，以减少高频信号向外部的传输和耦合。6.垂直于输入输出线的时钟线比平行于输入输出线的时钟线干扰小。6.组件的引脚应尽可能短。8.不要在应时晶体振荡器下面和对噪声特别敏感的部件下面布线。9.不要在弱信号电路和低频电路周围形成电流回路。10.必要时，在电路中加入铁氧体高频扼流线圈，以分离信号、噪声、电源和接地。印刷电路板上的通孔引