EDA技术实用教程期末复习材料选择题库

1.表示根据EDA开发软件要求设计的系统或电路。发送到计算机的过程称为(a)。:设计输入B:设计输出C:模拟D:合成EDA技术开发一般分为(b)阶段。A:2 B:3 C: 4 D: 53.大型可编程设备主要是FPGA、CPLD、CPLD结构和工作原理的以下说明_C _。A.CPLD是现场可编程逻辑设备的英文缩写。B.CPLD是基于查找表结构的可编程逻辑设备。C.初始CPLD在GAL的结构中扩展。D.在Altera制造的设备上，FLEX10K系列是CPLD结构。4.合成是EDA设计过程的关键步骤，合成是将抽象设计层次的一个表示转换为另一个表示的过程。在综合说明下，_C无效。a)合成是将电路的高级语言转换为可以映射到FPGA/CPLD基本结构的低级网络表文件。b)可以全面理解的是，将软件说明和给定硬件结构表示为电路网络表文件的映射过程，并且这种映射关系不是唯一的。c)合成是纯软件的转换过程，与设备的硬件结构无关。d)必须统一约束以实现系统的速度、面积和性能要求，这称为统一约束。5.IP核心在EDA技术和开发领域中占有非常重要的地位。IP是软IP、静态IP、硬IP，下面介绍的IP核心中硬IP的正确说明是_ _ b _ _ _ _ _ _ _。a)提供以硬件描述语言(如VHDL)描述的功能块，但不包括实现该功能块的特定电路。b)提供设计的最常见产品-面具；c)已将用户提交到网络表文件，以完成全面的功能块。d)不是。6.基于EDA软件的FPGA/CPLD设计过程如下：输入原理图/HDL文本_ _ _ _ _ _ _ _ _合成自定义编程下载硬件测试。功能模拟时序模拟逻辑合成构型锁定销A.b .c .d .7.对于使用原理图输入设计方法的数字回路系统设计，_B_不正确。A.原理图输入设计方法直观，但不适合完成大型电路系统设计。B.线路图输入设计方法不提供电路的功能描述。C.原理图输入设计方法通常是自上而下设计方法。D.原理图输入设计方法也可以分层设计。8.在VHDL语言中，_ A_是进程(PROCESS)语句的以下语句结构和语法规则的说明：E.PROCESS是无限循环语句。在关键信标更新时启动进程，并在运行完成后等待下一个进程启动。F.重要信标参数表必须列出进程中使用的所有输入信标。G.过程由描述部分、结构部分和敏感信号参数表三部分组成。H.在当前进程中声明的变量也可以在其他进程中使用。9.嵌套复合结果为_ _ _ _ _ I _的IF语句。I .具有优先顺序和条件的逻辑电路；J.条件上或逻辑电路；K.三态控制电路；L.双向控制电路。10.优化电子系统设计，主要考虑提高资源利用率和降低功耗-优化面积和提高运行速度-即优化速度：以下方法不是速度优化：_ a _ _ _ _ _ _ _ _。A.资源共享b .管道设计c .寄存器分层d .密钥路径方法11.在VHDL设计中，idata是integer数据类型，以下赋值语句中的_ _ _ _ _ D _ _ _无效：M.idata=16 # 20 #N.idata=32O.idata=16 # A # E1P.idata=b# 1010 #；12.以下哪个EDA软件没有时间系列模拟功能：_ _ _ d _ _ _ _。A.Max Plus IIB.Quartus IIC.ModelSimD.Synplify13.IP核心在EDA技术和开发中占有非常重要的地位。提供以硬件描述语言(如VHDL)描述的功能块，但实现该功能块的特定电路的IP核心是_A_ _。A.软IP B .静态IP C .硬IP D .不是全部14.合成是EDA设计过程中的关键步骤，在下一次全面说明中，_ _ _ _ _ D _ _ _无效。a合成是将抽象设计级别的一个表达转换为另一个表达的过程。b合成是将电路的高级语言转换为可以映射到FPGA/CPLD基本结构的低级web表文件。需要称为统一约束的统一约束来实现c系统的速度、面积和性能要求。d合成可以理解将软件说明和给定硬件结构表示为电路网络表文件的映射过程，并且这些映射关系是唯一的(即集成结果是唯一的)。15.大型可编程设备主要是关于FPGA、CPLD、FPGA结构和工作原理的以下说明中的正确内容是C _ _ _ _ _。Fpga是基于产品项目结构的可编程逻辑设备。B FPGA都称为复杂的可编程逻辑设备。c基于SRAM的FPGA设备，每次通电后需要配置一次；D Altera制造的设备中，多达7000系列是FPGA结构。16.流程更新_A_ _ _变量的变量分配语句。a立即完成按b顺序完成；在c过程结束时完成；d无效。17.VHDL语言是结构化设计语言。设计图元(电路模组)由描述_ _ _ _ _ D _ _ _ _ _ _ _ _的实体和结构组成。a设备外部特性；b设备的综合限制；c设备外部特性和内部功能；d设备的内部功能。18.实现综合结果_ _ _ _ _ _ A _ _ _ _的不完整IF语句。A.顺序逻辑电路b .组合逻辑电路C.双向电路D. 3状态控制电路19.优化子系统设计，主要考虑提高资源利用率、降低功耗(即优化面积)和提高操作速度(即优化速度):优化以下方面的面积_ _ _ _ _ _ B _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _管道设计资源共享逻辑优化串行化寄存器调平核心路径方法A.b .C. d .20 .列标识符中的_ _ _ _ _ _ B _ _ _ _ _是无效标识符。A.statekb . 9 moon c . not _ ack _ 0d . sigall21.对于VHDL中的数字，请查找以下数字中最大的数字：_ _ _ _ _ A _ _ _ _ _ _。A 2#1111_1110#B 8#276#C 10#170#D 16#E#E122.以下哪些EDA软件没有逻辑集成的功能：_ _ b _ _ _。A Max Plus IIB ModelSimC Quartus IID Synplify23.以下过程是正确的基于EDA软件的FPGA/CPLD设计过程。bA.原理图/HDL文本输入适应综合功能模拟下载编程硬件测试B.原理图/HDL文本输入功能模拟集成适应性编程下载硬件测试C.原理图/HDL文本输入功能模拟综合编程下载自适应硬件测试；D.原理图/HDL文本输入功能模拟自适应编程下载综合硬件测试24.管道设计是优化方法，正确说明了资源共享：cA.没有速度优化效果的面积优化方法B.速度优化方法，无面积优化效果C.面积优化方法，可能具有速度优化效果D.速度优化方法，可能有面积优化效果25.在VHDL语言中，以下时钟边缘测试说明中的_D_无效。A.if clk event and clk= 1 thenB.if falling_edge(clk) thenC.if clk event and clk= 0 thenD.if clk stable and not clk= 1 then状态机的编码方式中_ _ _ _ _ _ _ C _ _ _ _ _占用了大量触发器，但更适合于FPGA应用程序A.状态位直接输出代码B.顺序编码C.栏代码代码代码D.以上都不是以下是应用EDA技术所涉及的步骤：A.输入原理图/HDL文本；b .适应；c .定时模拟；d .编程下载；e .硬件测试f .集成请选择适合于配置基于EDA软件的FPGA/CPLD设计过程的项目：a_ _ _ _ _ _ _ _ _ c _ _ _ _ _ _ _ _ePld编程主要基于A. LUT结构或b .产品项目结构。请显示以下两个可编程逻辑所基于的可编程结构：FPGA以_ _ _ _ _ a _ _ _ _ _ _ _ _为基础CPLD以_ _ _ _ _ b _ _ _ _ _ _ _ _ _为基础29.在状态机的具体实现中，经常需要选择适合特定设备类型的状态机编码。A.FPGA B. CPLD对于两种类型的设备：列代码状态机在_ _ _ _ _ _ _ A _ _ _ _ _设备中编码。顺序编码状态机是针对_ _ _ _ _ _ B _ _ _ _ _设备进行编码的。30.以下两种优化方法是速度优化方法：_ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _A.资源共享b .管道c .序列化d .关键路径优化31.Altera Acex系列的ep1k 30 QC 208 _ _ _ A _ _ _ _ _A.FPGA B. CPLD C. CPU D.GAL32.FPGA的可编程主要结构是什么：_ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _A.查找表(LUT)B. ROM可编程C.PAL可编程d .和或阵列可编程33.序列化设计是以下过程中对序列化设计的说明是正确的优化方法：_ _ _ _ _ C _ _ _ _ _A.结合速度优化效果的面积优化方法B.速度优化方法，无面积优化效果C.没有速度优化效果的面积优化方法D.速度优化方法，可能有面积优化效果34.状态机的编码方式中，哪些编码更快，输出没有毛刺？_ _ _ _ _ _ _ _ _ _ _ _ _ _ _A.一个列代码b .灰度代码C.状态位直接输出代码d。不全部35.信号和变量有什么不正确的：_ _ _ a _ _ _ _ _A.信号在进程中用作本地数据存储设备B.变量分配立即执行C.信号可以应用于整个结构中的任何位置D.变量和信号的赋值符号不相同36.以下状态机器的状态编码，_ _ _ _ _ _ _ _ A _ _ _A.状态位直接输出代码B.一个列代码编码C.顺序代码D.灰色代码37.VHDL语言支持四个公用库。用户的VHDL设计当前工作库是：_D_A.IEEE库B.vital库C.STD库D.工作库38.下列叙述句中，不属于平行叙述句的叙述句如下：_ _ B _ _ _ _ _ _A.进程语句B.case语句C.元件实例化语句D.when.else.门39.Quartus ii是cA:高级语言B:硬件描述语言C:EDA工具软件D:集成软件40.QuartusII工具软件具有与(d)相同的功能。A:编辑B:编译C:编程D:或更高版本41.使用QuartusII软件实现带(d)扩展名的原理图设计输入。a : vwfb :v c : vhd : BDF42.使用Quartus II输入的回路原理图文件必须通过(b)才能进行仿真验证。A:编辑B:编译C:集成D:编程43.无法将Quartus II中的设计文件直接保存到(b)。A:硬盘驱动器B:根目录C:文件夹D:项目目录44.使用Quartus II工具软件实现带有(c)文件扩展名的VHDL文本设计输入。a : vwfb :v c : vhd : BDF45.使用Quartus II工具软件实现波形模拟，模拟文件的扩展名为a。a : vwfb :v c : vhd : BDF46.在Quartus II集成环境中，为原理图文件生成元件符号的主要用途是(d)。A:模拟B:编译C:集成D:由高级电路设计调用模拟是在电路中制作果汁-种()检测方法。A:直接B:间接C:同步D:异步48.省略49.Quartus II的Verilog HDL文件扩展名为(c)。a : scfb : GDF c : vhl d : v50.省略51.QuartusII为(c)。A:高级语言B:硬件描述语言C:EDA工具软件D:集成软件52.QuartusII工具软件具有与(d)相同的功能。A:编辑B:编译C:编程D:或更高版本53.要使用QuartusII工具软件实现图例设计输入，必须使用(a)。A:图形编辑B:文本编辑C:符号编辑D:波形编辑54.包括编译和检查设计、逻辑优化和合成、拟合和分割、布局和布线以及生成编程数据文件的过程称为(b)。设计输入B:设计处理C:功能模拟D:计时模拟55.完成设计输入后，必须立即运行时间文件(b)。A:编辑B:编译C:功能模拟D:计时模拟56.在设计处理过