2014北航_Verilog_07_TopDown设计方法

1，第7讲，自顶向下和综合，电子电路设计培训的数字部分(Verilog)，2，大纲，7.1自顶向下设计思想7.2 7.3大规模设计综合，3，7.1自顶向下，自底向上:自底向上自顶向下:自顶向下，设计分为几个不同的层次:系统层次，功能层次，门层次，开关层次等。系统按照自上而下的顺序在不同的层次上进行设计和仿真。在自顶向下设计中，系统用户设计整个系统并将系统划分为基本单元，然后将每个基本单元划分为下一级基本单元，直到它可以由组件库中的组件直接实现。例如，RISC _ CPUCPU是中央处理器的缩写，它是计算机的核心部件。要包括的功能:能够解码指令和执行指定的动作；能进行算术和逻辑运算；能够与内存和外设交换数据；提供整个系统所需的控制。中央处理器的内部结构主要包括以下几个部分:算术逻辑运算单元(ALU)累加器程序计数器指令寄存器、译码器定时和控制单元、6，7.1运算单元、设计实例RISC _中央处理器RISC是ReducedInstructionSetComputer的缩写。这是一种只在20世纪80年代出现的中央处理器。与一般的中央处理器相比，它不仅简化了指令系统，而且通过简化指令系统使计算机的结构更加简单合理，从而提高了运算速度。从实现方式来看，RISC_CPU不同于一般的CPU，它的时序控制信号形成单元是由硬连线逻辑实现的，而不是由微程序控制实现的。一个简化的RISC我们可以把它分成八个基本组成部分:时钟发生器指令寄存器累加器RISCCPU算术逻辑运算单元数据控制器状态控制器程序计数器地址多路复用器，7，7.1向下操作，设计示例-RISC _中央处理器被分成几个模块，如ALU，PC，RAM模块等。首先将整个中央处理器分成几个模块，分别对每个模块进行设计和描述，然后通过EDA工具将整个设计集成到门级网表中，并实现。在设计过程中，需要许多模拟和验证来不断修改设计。系统规划、8、7.1自顶向下、模块/接口设计、模块/接口设计直接影响实施的效率和效果。时钟发生器时钟发生器clkgen使用外部时钟信号clk产生一系列时钟信号clk、fetch、alu_clk，并将其发送到中央处理器的其他部分。提取信号是外部时钟clk的分频8信号。提取的上升沿用于触发中央处理器控制器开始执行指令。同时，提取信号还将命令地址和数据地址输出到控制地址。clk信号用作指向寄存器、累加器和状态控制器的时钟信号。Alu_clk用于触发算术逻辑运算单元。10，7.1降压、时钟发生器、module CK _ gen(clk、复位、提取、alu _ clk)；inputclk，复位；outputfetch，alu _ clkwireclk，复位；regfetch，alu_clk。reg7:0状态；参数S1=8b00000001，S2=8b00000010，S3=8b00000100，S4=8b00001000，S5=8b00010000，S6=8b00100000，S7=8b01000000，S8=8b10000000，idle=8b00000000，始终(posedgeclk)if(reset)begin Fitch=0；alu_clk=0。状态=空闲；endelsebegincase(state)s 1: BeginAlu _ clk=1；州=S2；结束，11，7.1自顶向下，时钟发生器:开始提取=1；州=S4；结束43360状态=S5S5:state=S6, s 23360 BeginAlu _ clk=0；州=S3；最后，采用同步状态机的设计方法，不仅可以集成模块的源程序，而且模块产生的fetch和alu_clk信号可以明显提高同步性能。指令寄存器的触发时钟是clk。在clk正沿的触发下，寄存器将数据总线发送的指令存储到高8位或低8位寄存器中。然而，并非clk的每个上升沿都会在数据总线上记录数据。有时指令有时数据在数据总线上传输，数据总线由中央处理器状态控制器的load_ir信号控制。load_ir信号通过ena端口输入指令寄存器。复位后，指令寄存器清零。每条指令为2字节，即16位。高3位是操作码，低13位是地址。(中央处理器的地址总线为13位，地址空间为8K字节。)这种设计的数据总线是8位的，因此每条指令需要提取两次。首先取高8位，然后取低8位。然而，当前取高8位还是低8位是由可变状态记录的。状态0表示取高8位，存储在高8位寄存器中，变量状态设置为1。当下次再次注册时，由于状态为1，可以看到低8位被取出并存储在低8位寄存器中。13，7.1 Op-Down，指令寄存器，模块寄存器(opc _ iraddr，数据，ena，clk1，rst)；输出15:0OPC _ IRA DDR；输入7:0数据；inputena、clk1、rstreg15:0opc_iraddr。regstate始终(posedgeclk 1)beginif(rst)begin oc _ iraddr=16 b 0000 _ 0000 _ 0000 _ 0000 _ 0000；state=1b0Endelse，14，7.1Top-Down，指令寄存器，beginif(ena)/如果加载指令寄存器信号load_ir到达，begin/8位加载指令寄存器casex(state)/在两个时钟中，首先是高字节，然后是低字节1 b 0: be