集电课程设计实验指导书-实验三 反相器版图drc版图提取和lvs

实验三反相器版图、DRC、版图提取和LVS目录1实验目的2熟悉VIRTUOSO版图编辑器3设计规则检查（DESIGNRULECHECK）4版图网表和参数提取（LAYOUTANDPARAMETEREXTRACTION）5版图与原理图网表对比检查（LAYOUTVSSCHEMATICCHECK）1实验目的本实验主要目的是通过绘制反相器版图的详细过程初步介绍VIRTUOSO版图编辑器的使用，同时也介绍了设计规则检查（DRC）、版图提取LPE、以及版图原理图网表对比检查（LVS）的基本操作步骤。2熟悉VIRTUOSO版图编辑器通过用版图编辑器创建反相器版图的例子来熟悉版图编辑器的使用。在LIBRARYMANAGER窗口中选中ICLAB1库，然后点击FILENEWCELLVIEW，输入CELLNAME为INVERTER，TOOL选VIRTUOSO，VIEWNAME会自动变成LAYOUT，见下图。点击OK会打开VIRTUOSO版图编辑器，同时启动的还有LAYERSELECTWINDOW，即LSW。因绘制版图时一定先要与某一工艺库关联，而LSW将与关联的工艺库联动，所以不同的工艺库会有不同的LSW窗口出现。本实验中的ICLAB1库是与NCSU_TECHLIB_AMI06工艺库关联的，所以该工艺库的名称会显示在LSW窗口的上面。请同学们确认，否则需要重新关联工艺库。见下图所示开始画版图前最需要注意的问题是设置好GRIDSNAP（栅格捕捉），否则过不了OFFGRIDDRC这一关，要把它调整到GRID上是很麻烦的事。设置GRIDSNAP的步骤是在版图编辑器中点击菜单OPTIONSDISPLAY，或直接按热键E会打开一窗口，在GRIDCONTROLS栏目中可修改SNAPSPACING。本实验将其设置为01。点击OK回到版图编辑器中开始画版图。画版图用得最多的命令是画矩形，点击菜单CREATERECTANGLE，或按热键R开始画矩形，按ESC退出命令。为了画得精确，经常需要用到度量尺，点击编辑器左侧工具栏最下的RULER图标，或按热键K即可放置度量尺。按大写K清除所有度量尺。为了便于后面进行的后端仿真与前面进行的原理图仿真结果进行比较，我们在此所画反相器的版图尺寸应该和原理图中的反相器相同，即PMOS管的沟道宽度为6U，NMOS管的宽度为3U，而两个管子沟道的长度都为最小尺寸06U。先从NMOS管的ACTIVELAYER即N有源区画起，它的尺寸大小应该为3UX36U，在LSW窗口中选择NACTIVEDRW层，在版图编辑器中画一矩形如下图所示至于为什么画这个尺寸，本实验完成后就会明白。下一步需要画4个连接头，选中LSW中的CCDRW层，在靠近N区的左边和右边位置每边画2个，它们的尺寸为06UX06U，连接头与N区的边界之间应该有03U的间距，连接头与连接头之间需要09U的距离。左边的2个连接头以左下角为参考点进行定位，右边的2个连接头以右上角为参考点进行定位。接下来需要在连接头上覆盖金属层1，在LSW中选中METAL1DRW，画一矩形框表示金属层，该金属层的边界与连接头的边界之间应该有03U的间距。金属层通过连接头与N有源区域连接，这就形成了晶体管的源极和漏极。按上述指示完成绘制后，应该得到如下图形现在可以画栅极了。栅极材料一般为多晶硅，在LSW中选中POLYDRW层，按下图所示尺寸和位置画一细长的矩形。它的宽度为06U，长度方向两头应超过N有源区域边界06U。对于NMOS管来说还有最后一步，这就是放置NSELECT层。该层是真正用来指示有源区半导体材料的性质的。NSELECT表示为N型半导体材料。在LSW中选中NSELECTDRW层，围绕有源区画一矩形，它的边界应该与有源区的边界相隔06U，即正好把栅极包括在其中。见下图所示。在NMOS管上方的空位处用同样的步骤画PMOS管，不同之处在于使用PACTIVE和PSELECT层，同时P有源区的尺寸要大，为60UX36U。为了更好地与P有源区进行连接，每边的连接头需要从2个增加到4个，总共8个。另外连接头的位置最好也与NMOS错开见图。现在该画N阱了。在LSW中选中NWELLDRW，画一矩形将P有源区框起来，其边界与P有源区的边界间距为21U。到此PMOS管和NMOS管的版图就算画好了，我们需要把它们连接起来构成一个反相器。首先按热键F缩放，这样PMOS管和NMOS管都可见。移动PMOS管靠近NMOS管使得NWELL边界和NSELECT边界之间有12U的间距，同时保证PMOS管的栅极和NMOS管的栅极对准。下一步就是用多晶硅将两个晶体管的栅极连接起来，然后就是用连接头将栅极和金属层1连接起来。连接头的尺寸仍然为06UX06U，金属层1和多晶硅层的边界应该超过连接头边界03U。见下图。接下来用金属层1画电源轨线VDD和VSS。目前逻辑单元的设计都采用标准化单元做法，电源和地线采用较宽的金属线，一个在上，一个在下，平行排列，就像火车运行的铁轨一样，故称为轨线。先将PMOS管源极的金属层1拉长至与栅极齐平，其操作步骤是先按F4键切换为部分选择，将鼠标移至源极金属层的上部，待上部选中后按住鼠标左键拖动鼠标往上走，直到与栅极齐平。之后就可画一个72UX24U的金属层1，其中心线与N阱中心线对齐，且与P管源极金属层相连接。对N管也进行同样的操作，见下图。此时N阱的尺寸不够大了，需将其上部拉长至超过金属条03U的位置，然后在P管金属层中间位置放置一NACTIVE层（即N，因N阱导电性不好，不便于直接与金属层1相连接）。同样在N管金属层中间位置放置一PACTIVE层（即P，理由同上）。此时可别忘了在NACTIVE和PACTIVE上还需分别放置NSELECT和PSELECT层。接着就要用CC层画三个间距分布均匀的连接头，其尺寸仍然是06UX06U，它们之间的间距为18U，距金属条边的距离为03U。将N阱要接到VDD上，而P衬底应接到VSS上，这样可确保N阱和P衬底到源极的PN结长期处于反向偏置状态，从而消除CMOS锁定效应。构建反相器还差最后一步，即需要将PMOS管和NMOS管的漏极（图中位于晶体管栅极右边的两个电极）连接起来。一般是用金属层1进行连接，见下图。至此，反相器版图完成。接下来的问题是信号输入线、输出线、电源线和地线需要通过引脚才能与外部世界相连接，因此我们还需要添加引脚。很明显，我们需要添加3个输入引脚IN,VDD,GND，注意感叹号不能少，以及一个输出引脚OUT。这四个引脚表示了电路中四个不同的节点，它们的名称必须这样取，其理由是要求它们与原理图中的节点名称相同，这样当我们做LVS检查时，从版图提取的电路才会与原理图匹配。按CTRLP应该弹出CREATESHAPEPIN对话窗。若弹出CREATESYMBOLICPIN窗，则在MODE栏目下选择SHAPEPIN。选中DISPLAYPINNAME，管脚名输入IN，类型为INPUT。回到版图编辑器中，在反相器栅极输入处画一大小为12UX12U的引脚，将引脚名称放在引脚中心位置。再完成创建其余3个引脚，注意OUT引脚的I/O类型应选择OUTPUT。引脚放置的位置见下图。3设计规则检查（DESIGNRULECHECK）至此，反相器的版图全部绘制完毕。现在需要检查它是否满足设计规则中所制定的所有准则。首先保存版图，然后点击菜单VERIFYDRC弹出对话窗口只需确认RULESFILE为DIVADRCRUL以及RULESLIBRARY为NCSU_TECHLIB_AMI06就可以了，其他保留默认值，点击OK开始DRC检查，若无错误，将会在CIW中出现下列文字如果有错，CIW中将指出违反了哪条规则，同时版图编辑器中也会标出出错的位置。如果错误太多看不清楚，可观察每一工艺层有哪些错误，具体操作是在LSW中选中要保留的一层，然后点击NVNOTVISIBLE关掉其余层。要恢复显示所有层，只需点击AVALLVISIBLE即可。若想一个一个显示DRC错误，可进行如下操作点击菜单VERIFYMARKERSFIND，在弹出的对话窗中按下图设置，再点击APPLY就会弹出一个对错误进行解释的窗口，同时编辑器中相关错误处会变成红色，即可对其进行修改，改完后点击FINDMARKER窗中的NEXT按钮。重复上面过程，直到改正版图中所有DRC错误为止。要清除所有错误标示，点击菜单VERIFYMARKERSDELETEALL。现在可以开始版图提取了。4版图网表和参数提取（LAYOUTANDPARAMETEREXTRACTION）点击菜单VERIFYEXTRACT弹出EXTRACTOR对话窗口确认你对话窗中的内容与上图相同，其中SWITCHNAMES的设置请按SETSWITCHES按钮，再选择EXTRACT_PARASITIC_CAPS即可完成。点击OK开始版图提取。若提取成功，则在CIW中会有如下显示此时若你打开LIBRARYMANAGER窗口，你就会看到一个新的名字叫EXTRACTEDVIEW自动生成了。5版图与原理图网表对比检查（LAYOUTVSSCHEMATICCHECK）现在我们就可以将提取的版图和最初创建的原理图进行对比了。点击菜单项VERIFYLVS，会弹出LVS对话窗口，按上图内容键入相关信息，RULESLIBRARY选择NCSU_TECHLIB_AMI06，点击RUN开始LVS检查，如果LVS检查成功，则会弹出如下信息窗口LVS检查成功并不意味着从版图提取的电路和原理图一定匹配，它只是表示顺利完成了LVS检查，真正要知道是否匹配还得点击LVS窗口中的OUTPUT按钮，若两者匹配，则输出报告会有如下显示若不匹配，则有多种原因，最常见的原因就是版图中的节点名与原理图中的不一致，还有其他一些原因就必须视情况而判断。最后一步就是为下个实验做准备，在下个实验中我们要进行后端