cpldfpga课程设计-基于verilog-hdl的彩灯控制器

彩灯控制的设计（CPLD/FPGA课程设计）ICPLD/FPGA课程设计项目名称基于FPGA的彩灯控制专业班级物联网工程132班学生学号2013133043学生姓名指导教师2016年6月15日物联网工程112班，姓名周浩杰（CPLD/FPGA课程设计）III摘要本课程设计提出基于FPGA的彩灯控制器的设计与分析，设计由分频器模块，数据选择器模块，彩灯控制模块组成，基本原理是通过分频器产生不同频率时钟信号，表示彩灯显示的快慢，然后通过数据选择器进行选择，进而通过彩灯花型控制器显示不同种类的彩灯花型。本设计运用运用VERILOGHDL语言在MODELSIM软件上进行了实验程序的编译和波形的仿真，具有代码简单易懂，功能易实现的特点，通过不断地调试和代码的多次完善，最终实现完整的彩灯控制器，达到了自主设计逻辑电路的水平。关键词彩灯控制；VERILOGHDL语言；MODELSIM软件彩灯控制的设计（CPLD/FPGA课程设计）IIIABSTRACTTHECURRICULUMDESIGNISPROPOSEDBASEDONFPGAOCTALLANTERNCONTROLLERDESIGNANDANALYSIS,DESIGNBYTHEFREQUENCYDIVIDERMODULE,DATASELECTORMODULELANTERNCONTROLMODULE,THEBASICPRINCIPLEISTHROUGHAFREQUENCYDIVIDERGENERATEDCLOCKSIGNALWITHDIFFERENTFREQUENCYANDEXPRESSTHELANTERNDISPLAYOFSPEED,THENTHROUGHTHEDATASELECTOR,ANDTHENTHROUGHTHELANTERNFLOWERTYPECONTROLLERDISPLAYLIGHTSINDIFFERENTKINDSOFFLOWERSTHISDESIGNBYUSINGVERILOGHDLLANGUAGEINTHEMODELSIMSOFTWAREOFEXPERIMENTALPROGRAMCOMPILINGANDWAVEFORMSIMULATION,WITHEASYTOUNDERSTANDCODE,FUNCTIONISEASYTOREALIZETHECHARACTERISTICSBYCONTINUOUSDEBUGGINGANDCODEIMPROVEDSEVERALTIMES,ANDULTIMATELYCOMPLETETHELANTERNCONTROLLER,UPTOTHELEVELOFTHEINDEPENDENTDESIGNOFLOGICCIRCUITKEYWORDSTHELANTERNCONTROLLER；VERILOGHDLLANGUAGE；THEMODELSIMSOFTWARE摘要和目录统一编页码为，物联网工程132班，许潇洒彩灯控制器的设计（CPLD/FPGA课程设计）IV目录摘要IABSTRACTII第一章绪论111课题背景112彩灯控制的实际研究意义3第二章彩灯控制相关模块的设计以及原理421总体设计4211方案比较4212方案论述5213方案选择522相关模块5221时钟信号模块5222节拍快慢控制模块6223彩灯控花型控制模块6第三章彩灯控制的软件程序设计831MODELSIM软件介绍832彩灯控制程序设计9321分频器程序9322数据选择器程序10323彩灯花样程序11第四章仿真调试1341仿真过程1342仿真结果15结论19参考文献20附录21致谢28物联网工程132班，许潇洒彩灯控制器的设计（CPLD/FPGA课程设计）1第一章绪论11课题背景1FPGAFPGA采用了逻辑单元阵列LCA（LOGICCELLARRAY）这样一个新概念，内部包括可配置逻辑模块CLB（CONFIGURABLELOGICBLOCK）、输出输入模块IOB（INPUTOUTPUTBLOCK）和内部连线（INTERCONNECT）三个部分。FPGA的基本特点主要有1）采用FPGA设计ASIC电路，用户不需要投片生产，就能得到合用的芯片。2）FPGA可做其它全定制或半定制ASIC电路的中试样片。2）3）FPGA内部有丰富的触发器和IO引脚。4）FPGA是ASIC电路中设计周期最短、开发费用最低、风险最小的器件之一。5）FPGA采用高速CHMOS工艺，功耗低，可以与CMOS、TTL电平兼容。可以说，FPGA芯片是小批量系统提高系统集成度、可靠性的最佳选择之一。2EDA当今社会是数字化的社会，也是数字集成电路广泛应用的社会，数字本身在不断的进行更新换代。它由早起的电子管、晶体管、小中规模集成电路发展到超大规模集成电路以及许多具有特定功能的专用集成电路。而EDA技术就是以微电子技术为物理层面，现代电子设计为灵魂，计算机软件技术为手段，最终形成集成电子系统或专用集成电路ASIC为目的的一门新兴技术。EDA是电子设计自动化（ELECTRONICDESIGNAUTOMATION）的缩写，在20世纪60年代中期从计算机辅助设计（CAD）、计算机辅助制造（CAM）、计算机辅助测试（CAT）和计算机辅助工程（CAE）的概念发展而来的。它以计算机为工具，设计者在EDA软件平台上，用硬件描述语言VHDL完成设计文件，然后由计算机自动地完成逻辑编译、化简、分割、综合、优化、布局、布线和仿真，直至对于特定目标芯片的适配编译、逻辑映射和编程下载等工作。EDA技术的出现，极大地提高了电路设计的效率和可操作性，减轻了设计者的劳动强度。EDA技术（即ELECTRONICDESIGNAUTOMATION技术）就是依赖强大的计算机，在EDA工具软件平台上，对以硬件描述语言HDL（HARDWAREDESCRIPTIONLANGUAGE）为系统逻辑描述手段完成的设计文件，自动的完成逻辑编译、化简、分割、综合、布局布线以及逻辑优化和仿真测试，直至实现既定的电子线路系统功能。他在硬件实现方面融合了大规模集成电路制造技术、IC版图设计、ASIC测试和封装、FPGA（FIELDPROGRAMMEGATEARRAY）CPLD（COMPLEXPROGRAMMELOGICDEVICE）编程下载和自动测试等技术在计算机辅助工程方面融合了物联网工程132班，许潇洒彩灯控制器的设计（CPLD/FPGA课程设计）2计算机辅助设计（CAD）,计算机辅助制造（CAM），计算机辅助测试（CAT），计算机辅助工程（CAE）技术以及多种计算机语言的设计概念；而在现代电子学方面则容纳了更多的内容，如电子线路设计理论、数字信号处理技术、数字系统建模和优化技术及长线技术理论等。硬件描述语言HDL是EDA技术的重要组成部分，常见的HDL主要有VHDL、VERILOGHDL、ABEL、AHDL、SYSTEMVERILOG和SYSTEMC。其中VHDL、VERILOGHDL和现在的EDA设计中使用最多，并且我们学习的是VERILOG的编程方法及实用技术。3VERILOGHDLVERILOGHDL是一种硬件描述语言（HDLHARDWAREDISCRIPTIONLANGUAGE），是一种以文本形式来描述数字系统硬件的结构和行为的语言。VERILOGHDL就是在用途最广泛的C语言的基础上发展起来的一种件描述语言，它是由GDAGATEWAYDESIGNAUTOMATION公司的PHILMOORBY在1983年末首创的，最初只设计了一个仿真与验证工具，之后又陆续开发了相关的故障模拟与时序分析工具。1985年MOORBY推出它的第三个商用仿真器VERILOGXL,获得了巨大的成功，从而使得VERILOGHDL迅速得到推广应用。1989年CADENCE公司收购了GDA公司，使得VERILOGHDL成为了该公司的独家专利。1990年CADENCE公司公开发表了VERILOGHDL,并成立LVI组织以促进VERILOGHDL成为IEEE标准，即IEEESTANDARD13641995。用它可以表示逻辑电路图、逻辑表达式，还可以表示数字逻辑系统所完成的逻辑功能。VERILOGHDL的最大特点就是易学易用，如果有C语言的编程经验，可以在一个较短的时间内很快的学习和掌握，因而可以把VERILOGHDL内容安排在与ASIC设计等相关课程内部进行讲授，由于HDL语言本身是专门面向硬件与系统设计的，这样的安排可以使学习者同时获得设计实际电路的经验。与之相比，VHDL的学习要困难一些。但VERILOGHDL较自由的语法，也容易造成初学者犯一些错误，这一点要注意。下面列出的是VERILOG硬件描述语言的主要能力（1）基本逻辑门，例如AND、OR和NAND等都内置在语言中。（2）用户定义原语（UDP）创建的灵活性。用户定义的原语既可以是组合逻辑原语，也可以是时序逻辑原语。（3）开关级基本结构模型，例如PMOS和NMOS等也被内置在语言中。（4）提供显式语言结构指定设计中的端口到端口的时延及路径时延和设计的时序检查。（5）可采用三种不同方式或混合方式对设计建模。这些方式包括行为描述方式使用过程化结构建模；数据流方式使用连续赋值语句方式建模；结构化方式使用门和模块实例语句描述建模。物联网工程132班，许潇洒彩灯控制器的设计（CPLD/FPGA课程设计）3VERILOGHDL中有两类数据类型线网数据类型和寄存器数据类型。线网类型表示构件间的物理连线，而寄存器类型表示抽象的数据存储元件。能够描述层次设计，可使用模块实例结构描述任何层次。设计的规模可以是任意的；语言不对设计的规模（大小）施加任何限制。VERILOGHDL不再是某些公司的专有语言而是IEEE标准。人和机器都可阅读VERILOG语言，因此它可作为EDA的工具和设计者之间的交互语言。VERILOGHDL语言的描述能力能够通过使用编程语言接口（PLI）机制进一步扩展。PLI是允许外部函数访问VERILOG模块内信息、允许设计者与模拟器交互的例程集合。设计能够在多个层次上加以描述，从开关级、门级、寄存器传送级（RTL）到算法级，包括进程和队列级。能够使用内置开关级原语在开关级对设计完整建模。同一语言可用于生成模拟激励和指定测试的验证约束条件，例如输入值的指定。VERILOGHDL能够监控模拟验证的执行，即模拟验证执行过程中设计的值能够被监控和显示。这些值也能够用于与期望值比较，在不匹配的情况下，打印报告消息。在行为级描述中，VERILOGHDL不仅能够在RTL级上进行设计描述，而且能够在体系结构级描述及其算法级行为上进行设计描述。能够使用门和模块实例化语句在结构级进行结构描述。VERILOGHDL的混合方式建模能力，即在一个设计中每个模块均可以在不同设计层次上建模。VERILOGHDL还具有内置逻辑函数，例如物联网工程132班，许潇洒彩灯控制器的设计（CPLD/FPGA课程设计）10此分频器模块名为“F”，端口分别为RESET,CLKIN,CLKOUT,CLKOUT1,CLKOUT2,CLKOUT3，其中，RESET为复位端，CLKIN为输入的时钟信号CLKOUT,CLKOUT1,CLKOUT2,CLKOUT3,为输出端。此模块的功能是将时钟信号的频率进行分频，分别为4分频，8分频，16分频，32分频。ALWAYSPOSEDGERESETORPOSEDGECLKINIFRESETBEGINCNT0CLKOUT0END/当RESET，CLKIN上升沿来临时进行复位ALWAYSPOSEDGERESETORPOSEDGECLKINCLKOUTCLKOUT/将CLKIN二分，即CLKOUT为四分频ALWAYSPOSEDGERESETORPOSEDGECLKOUTCLKOUT1CLKOUT1/将CLKOUT二分,即CLKOUT为8分频ALWAYSPOSEDGERESETORPOSEDGECLKOUT1CLKOUT2CLKOUT2/将CLKOUT1二分,即CLKOUT2为16分频ALWAYSPOSEDGERESETORPOSEDGECLKOUT2CLKOUT3CLKOUT3/将CLKOUT2二分,即CLKOUT3为32分频由在VERILOG语言中，ALWAYS块为过程快，多个过程快同时进行，则相当于同时产生了4种波形，CLKOUT是对基准时钟的4分频，CLKOUT1是对基准时钟的8分频，CLKOUT2是对基准时钟的16分频，CLKOUT3是对基准时钟的32分频。（2）分频器部分测试程序注解DEFINECLK_CYCLE50ALWAYSCLK_CYCLECLKINCLKIN/定义的基准时钟为每50NS翻转一次，周期为100NS初始化INITIALBEGINRESET1/复位CLKIN0100RESET0/100NS之后开始执行程序10000STOP物联网工程132班，许潇洒彩灯控制器的设计（CPLD/FPGA课程设计）11ENDFFDRESET,CLKIN,CLKOUT,CLKOUT1,CLKOUT2,CLKOUT3/分频器模块函数的调用321数据选择器程序MODULEMUX4_1OUT,IN0,IN1,IN2,IN3,SEL此程序为四选一数据选择器，选择端为SEL,输入端为IN0,IN1,IN2,IN3，输出端为OUTINPUT10SEL/选择端有两位CASESEL2B00OUTIN02B01OUTIN12B10OUTIN22B11OUTIN3/SEL的两位有四种组合，对应这四种输出结果321彩灯花样程序MODULECAIDENGCLK,RESET,ZOUTPUTREG70Z/输出为8位八路对应着8路流水灯PARAMETERS0D0,S1D1,S2D2,S3D3,S4D4,S5D5,S6D6,S7D7,S8D8,S9D9,S10D10,S11D11,S12D12,S13D13,S14D14,S15D15,S16D16,S17D17,S18D18,S19D19,S20D20,S21D21,S22D22,S23D23,S24D24,S25D25,S26D26,S27D27,S28D28,S29D29,S30D30,S31D31,S32D32,S33D33,S34D34,S35D35,S36D36,S37D37,S38D38,S39D39,S40D40,S41D41,S42D42,S43D43,S44D44,S45D45,S46D46,S47D47,S48D48,S49D49,S50D50,S51D51,S52D52/自定义参数，CASESTATES0STATES1S1STATES2S2STATES3S3STATES4S4STATES5S5STATES6S6STATES7S7STATES8S8STATES9S9STATES10S10STATES11S11STATES12S12STATES13S13STATES14S14STATES15S15STATES16S16STATES17S17STATES18S18STATES19S19STATES20S20STATES21S21STATES22S22STATES23S23STATES24S24STATES25S25STATES26S26STATES27S27STATES28S28STATES29S29STATES30S30STATES31S31STATES32S32STATES33S33STATES34S34STATES35S35STATES36S36STATES37S37STATES38S38STATES39S39STATES40S40STATES41S41STATES42S42STATES43S43STATES44S44STATES45S45STATES46S46STATES47S47STATES48S48STATES49S49STATES50S50STATES51S51STATES52S52STATES0DEFAULTSTATES0ENDCASE/定义彩灯不同的状态，使彩灯状态发生改变，ALWAYSSTATE/彩灯状态发生改变时，BEGINCASESTATE/彩灯依次会显示八路彩灯共亮灭闪烁，右循环亮灭，左循环亮灭，相间闪烁物联网工程132班，许潇洒彩灯控制器的设计（CPLD/FPGA课程设计）12物联网工程132班，许潇洒彩灯控制器的设计（CPLD/FPGA课程设计）13第四章仿真调试41仿真过程1在MODELSIM种建立工程文件。2分别新建文件分频器“FV”，测试“TESTFV”四选一数据选择器“MUX4_1”，测试“TESTMUX4_1V”花样彩灯“CSIDENGV”测试“TESTCAIDENGV”3编译4添加波形5输入激励物联网工程132班，许潇洒彩灯控制器的设计（CPLD/FPGA课程设计）14物联网工程132班，许潇洒彩灯控制器的设计（CPLD/FPGA课程设计）1541仿真结果（1）分频器仿真波形图物联网工程132班，许潇洒彩灯控制器的设计（CPLD/FPGA课程设计）16（2）四选一数据选择器仿真波形图物联网工程132班，许潇洒彩灯控制器的设计（CPLD/FPGA课程设计）17（3）彩灯花样显示仿真波形图物联网工程132班，许潇洒彩灯控制器的设计（CPLD/FPGA课程设计）18物联网工程132班，许潇洒彩灯控制器的设计（CPLD/FPGA课程设计）19结论通过这次设计我们了解并掌握VERILOGHDL硬件描述语言的设计方法和思想，使自己能将已学过的数字电子系统设计、VERILOGHDL程序设计等知识综合运用于电子系统的设计中，基本掌握了运用VERILOGHDL设计电子系统的流程和方法，加强和培养了自己对电子系统的设计能力。我们也了解了VHDL的一些知识，VERILOGHDL主要用于描述数字系统的结构，行为，功能和接口。除了含有许多具有硬件特征的语句外，VERILOGHDL的语言形式和描述风格与句法是十分类似于一般的计算机高级语言。VERILOGHDL的程序结构特点是将一项工程设计，或称设计实体（可以是一个元件，一个电路模块或一个系统）分成外部（或称可是部分,及端口）和内部（或称不可视部分），既涉及实体的内部功能和算法完成部分。在对一个设计实体定义了外部界面后，一旦其内部开发完成后，其他的设计就可以直接调用这个实体。这种将设计实体分成内外部分的概念是VERILOGHDL系统设计的基本点。VERILOGHDL语言作为一种国际标准化的硬件描述语言，自1987年获得IEEE批准以来，经过了1993年和2001年两次修物联网工程132班，许潇洒彩灯控制器的设计（CPLD/FPGA课程设计）20改，至今已被众多的国际知名电子设计自动化（EDA）工具研发商所采用，并随同EDA设计工具一起广泛地进入了数字系统设计与研发领域，目前已成为电子业界普遍接受的一种硬件设计技术。VERILOGHDL语言的运用提高了我们设计电子系统的效率，简单实用，也在此次设计中提升了我们自身运用所学知识的能力，也更加体会出作为团队中的一员要以团队思想为主题发展自己的思维。物联网工程132班，许潇洒彩灯控制器的设计（CPLD/FPGA课程设计）21参考文献1陶佰睿，李静辉，苗凤娟，马丽数字集成电路与EDA设计基础教程，2011,092曹昕燕周凤臣聂春燕EDA技术实验与课程设计，20063常晓明VERILOGHDL实践与应用系统设计北京航空航天大学出版社,20034王金明，杨吉斌数字系统设计与VERILOGHDL北京电子工业出版社2002物联网工程132班，许潇洒彩灯控制器的设计（CPLD/FPGA课程设计）22附录分频器源程序MODULEFRESET,CLKIN,CLKOUT,CLKOUT1,CLKOUT2,CLKOUT3INPUTRESET,CLKINOUTPUTCLKOUT,CLKOUT1,CLKOUT2,CLKOUT3REGCLKOUT,CLKOUT1,CLKOUT2,CLKOUT3REG10CNT,CNT1,CNT2,CNT3ALWAYSPOSEDGERESETORPOSEDGECLKINIFRESETBEGINCNT0CLKOUT0ENDELSEBEGINCNTCNT1B1IFCNT1BEGINCNT0CLKOUTCLKOUTENDENDALWAYSPOSEDGERESETORPOSEDGECLKOUTIFRESETBEGINCNT10CLKOUT10ENDELSEBEGINCNT1CNT11B1IFCNT11BEGINCNT10CLKOUT1CLKOUT1ENDENDALWAYSPOSEDGERESETORPOSEDGECLKOUT1IFRESETBEGINCNT20CLKOUT20物联网工程132班，许潇洒彩灯控制器的设计（CPLD/FPGA课程设计）23ENDELSEBEGINCNT2CNT21B1IFCNT21BEGINCNT20CLKOUT2CLKOUT2ENDENDALWAYSPOSEDGERESETORPOSEDGECLKOUT2IFRESETBEGINCNT30CLKOUT30ENDELSEBEGINCNT3CNT31B1IFCNT31BEGINCNT30CLKOUT3CLKOUT3ENDENDENDMODULE分频器测试程序TIMESCALE1NS/1NSDEFINECLK_CYCLE50INCLUDE“FV“MODULET2REGCLKIN,RESETWIRECLKOUT,CLKOUT1,CLKOUT2,CLKOUT3ALWAYSCLK_CYCLECLKINCLKININITIALBEGINRESET1CLKIN0100RESET010000STOPEND物联网工程132班，许潇洒彩灯控制器的设计（CPLD/FPGA课程设计）24FFDRESET,CLKIN,CLKOUT,CLKOUT1,CLKOUT2,CLKOUT3ENDMODULE四选一数据选择器源程序MODULEMUX4_1OUT,IN0,IN1,IN2,IN3,SELOUTPUTOUTINPUTIN0,IN1,IN2,IN3INPUT10SELREGOUTALWAYSIN0ORIN1ORIN2ORIN3ORSELCASESEL2B00OUTIN02B01OUTIN12B10OUTIN22B11OUTIN3DEFAULTOUT2BXENDCASEENDMODULE四选一数据选择器测试程序TIMESCALE1NS/1NSINCLUDE“MUX4_1V“MODULET1REGIN0,IN1,IN2,IN3REG10SELREGCLOCKWIREOUT1INITIALBEGININ00IN10IN20IN30CLOCK0SEL0ENDALWAYS50CLOCKCLOCKALWAYSPOSEDGECLOCKBEGIN1IN0RANDOM23IN1RANDOM21IN2RANDOM23IN3RANDOM2END物联网工程132班，许潇洒彩灯控制器的设计（CPLD/FPGA课程设计）25ALWAYS1000SELSEL2B01MUX4_1MOUT1,IN0,IN1,IN2,IN3,SELENDMODULE彩灯花样源程序MODULECAIDENGCLK,RESET,ZINPUTRESET,CLKOUTPUTREG70ZREG50STATEPARAMETERS0D0,S1D1,S2D2,S3D3,S4D4,S5D5,S6D6,S7D7,S8D8,S9D9,S10D10,S11D11,S12D12,S13D13,S14D14,S15D15,S16D16,S17D17,S18D18,S19D19,S20D20,S21D21,S22D22,S23D23,S24D24,S25D25,S26D26,S27D27,S28D28,S29D29,S30D30,S31D31,S32D32,S33D33,S34D34,S35D35,S36D36,S37D37,S38D38,S39D39,S40D40,S41D41,S42D42,S43D43,S44D44,S45D45,S46D46,S47D47,S48D48,S49D49,S50D50,S51D51,S52D52ALWAYSPOSEDGECLKBEGINIFRESETSTATES0ELSECASESTATES0STATES1S1STATES2S2STATES3S3STATES4S4STATES5S5STATES6S6STATES7S7STATES8S8STATES9S9STATES10S10STATES11S11STATES12S12STATES13S13STATES14S14STATES15S15STATES16S16STATES17S17STATES18S18STATES19S19STATES20S20STATES21S21STATES22S22STATES23物联网工程132班，许潇洒彩灯控制器的设计（CPLD/FPGA课程设计）26S23STATES24S24STATES25S25STATES26S26STATES27S27STATES28S28STATES29S29STATES30S30STATES31S31STATES32S32STATES33S33STATES34S34STATES35S35STATES36S36STATES37S37STATES38S38STATES39S39STATES40S40STATES41S41STATES42S42STATES43S43STATES44S44STATES45S45STATES46S46STATES47S47STATES48S48STATES49S49STATES50S50STATES51S51STATES52S52STATES0DEFAULTSTATES0ENDCASEENDALWAYSSTATEBEGINCASESTATES0Z8B00000000S1Z8B11111111S3Z8B00000000S4Z8B11111111S5Z8B00000000S6Z8B11111111S7Z8B00000000S8Z8B11111111S9Z8B00000000物联网工程132班，许潇洒彩灯控制器的设计（CPLD/FPGA课程设计）27S10Z8B10000000S11Z8B01000000S12Z8B00100000S13Z8B00010000S14Z8B00001000S15Z8B00000100S16Z8B00000010S17Z8B00000001S18Z8B