EDA课件ch10VHDL基本语句(打印)

EDA技术及应用第10章VHDL基本语句2101顺序语句顺序语句（SEGUENTIALSTATEMENTS）是相对于并行语句而言的。顺序语句的特点是，每一条顺序语句的执行（指仿真执行）顺序是与它们的书写顺序基本一致的。顺序语句只能出现在进程和子程序中，子程序包括函数和过程。3六类顺序语句赋值语句流程控制语句等待语句子程序调用语句返回语句空操作语句4赋值语句信号赋值语句变量赋值语句变量具有局部特征，对于它的赋值是立即发生的，即是一种时间延迟为零的赋值行为。信号具有全局性特征，不带可以作为一个设计实体内部各单元之间数据传送的载体，而且可以通过信号与其他的实体进行通信。5IF语句详见第四章及第六章。6CASE语句选择值|选择值单个普通数值，如6。数值选择范围，如2TO4。并列数值，如3|5。混合方式，以上三种方式的混合。7【例102】CASE语句错误示例SIGNALVALUEINTEGERRANGE0TO15SIGNALOUT1STD_LOGICCASEVALUEIS缺少以WHEN引导的条件句ENDCASE；CASEVALUEISWHEN0OUT1OUT1OUT1OUT110当A大于10时跳出循环ENDLOOPL29LOOP语句2FOR_LOOP语句，语法格式如下LOOP标号FOR循环变量IN循环次数范围LOOP顺序语句ENDLOOPLOOP标号；FOR后的“循环变量”是一个临时变量，属于LOOP语句的局部变量，不必事先定义。这个变量只能作为赋值源，不能被赋值。10【例104】LOOP语句示例LIBRARYIEEEUSEIEEESTD_LOGIC_1164ALLENTITYP_CHECKISPORTAINSTD_LOGIC_VECTOR7DOWNTO0YOUTSTD_LOGICENDP_CHECKARCHITECTUREOPTOFP_CHECKISSIGNALTMPSTD_LOGICBEGINPROCESSABEGINTMPFS3BK80KK1NEXTLOOPL_YNEXTLOOPL_X14EXIT语句EXIT；第一种语句格式EXITLOOP标号；第二种语句格式EXITLOOP标号WHEN条件表达式；第三种语句格式NEXT语句跳转的方向是LOOP标号指定的LOOP语句处，当没有LOOP标号时，跳转到当前的循环起始点。EXIT语句的跳转方向是LOOP标号指定的LOOP循环语句的结束处，即完全跳出指定的循环，并开始执行此循环外的语句。15WAIT语句WAIT；第一种语句格式WAITON信号表；第二种语句格式WAITUNTIL条件表达式；第三种语句格式WAITFOR时间表达式；第四种语句格式，超时等待语句16子程序调用语句1过程调用过程名形参名实参表达式，形参名实参表达式；对子程序的调用语句是顺序语句的一部分。从硬件角度讲，一个子程序的调用类似于一个元件模块的例化。所不同的是，元件的例化将产生一个新的设计层次，而子程序调用只对应于当前层次的一个部分。17子程序调用语句2函数调用函数调用与过程调用十分相似，不同之处是，调用函数将返回一个指定数据类型的值，函数的参量只能是输入值。18RETURN语句RETURN用于过程RETURN表达式；用于函数19空操作语句CASEOPCODEISWHEN“001“TMPREGAANDREGBWHEN“101“TMPREGAORREGBWHEN“110“TMPNOTREGAWHENOTHERSNULLENDCASE20102并行语句并行信号赋值语句CONCURRENTSIGNALASSIGNMENTS进程语句PROCESSSTATEMENTS块语句BLOCKSTATEMENTS条件信号赋值语句SELECTEDSIGNALASSIGNMENTS元件例化语句COMPONENTINSTANTIATIONS）生成语句GENERATESTATEMENTS并行过程调用语句CONCURRENTPROCEDURECALLS21102并行语句ARCHITECTURE结构体名OF实体名IS说明语句BEGIN并行语句ENDARCHITECTURE结构体名22并行信号赋值语句简单信号赋值语句条件信号赋值语句选择信号赋值语句23并行信号赋值语句1简单信号赋值语句赋值目标连接端口名，元件例化语句27生成语句标号FOR循环变量IN取值范围GENERATE说明BEGIN并行语句ENDGENERATE标号；标号IF条件GENERATE说明BEGIN并行语句ENDGENERATE标号；28生成参数（循环变量）表达式TO表达式递增方式，如1TO5表达式DOWNTO表达式递减方式，如5DOWNTO1【例1025】COMPONENTCOMPPORTXINSTD_LOGIC；YOUTSTD_LOGICENDCOMPONENTSIGNALASTD_LOGIC_VECTOR0TO7；SIGNALBSTD_LOGIC_VECTOR0TO7；GENFORIINARANGEGENERATEU1COMPPORTMAPXAI，YBIENDGENERATEGEN29生成语句产生的8个相同的电路模块30REPORT语句VHDL仿真中，REPORT语句是报告有关信息的语句，本身不可综合，主要用以提高人机对话的可读性，监视某些电路的状态。REPORT31REPORT语句示例REPORT语句【例1029】LIBRARYIEEEUSEIEEESTD_LOGIC_1164ALLENTITYRSFF2ISPORTS,RINSTD_LOGICQ,QFOUTSTD_LOGICENDRSFF2ARCHITECTUREBHVOFRSFF2ISBEGINP1PROCESSS,RVARIABLEDSTD_LOGICBEGINIFR1ANDS1THENREPORT“BOTHRANDSIS1“报告出错信息ELSIFR1ANDS0THEND0ELSIFR0ANDS1THEND1ENDIFQREPORTSEVERITY；预定义错误等级报告出错信息，暂停编译FAILURE（失败）报告出错信息，暂停编译ERROR（错误）报告出错信息，可以通过编译WARNING（警告）报告出错信息，可以通过编译NOTE（通报）33断言语句示例【例1030】P1PROCESSS,RVARIABLEDSTD_LOGICBEGINASSERTNOTR1ANDS1REPORT“BOTHRANDSEQUALTO1“SEVERITYERRORIFR1ANDS0THEND0ELSIFR0ANDS1THEND1ENDIFQDQFNOTDENDPROCESS34103属性描述与定义语句1信号类属性NOTCLOCKSTABLEANDCLOCK1CLOCKEVENTANDCLOCK12数据区间类属性SIGNALRANGE1INSTDLOGICVECTOR0TO7；FORIINRANGE1RANGELOOP35103属性描述与定义语句3数值类属性PROCESSCLOCK,A,BTYPEOBJISARRAY0TO15OFBITSIGNALELE1,ELE2,ELE3,ELE4INTEGERBEGINELE1OBJRIGNT得到区间