linux下怎样应用软件Calibre的介绍

1、linux 下怎样应用软件 Calibre 的介绍编者按： 随着芯片整合度和规模的不断提高， 在设计各个层次上所需执行的验证也相应 增多， DRC 和版图和电路图 (LVS) 的对比检查变得越来越重要，他对于消除错误、降低设计 成本和减少设计失败的风险具备重要作用，本文介绍了基于 Calibre 工具的 DRC 和 LVS 验 证方法。一般地说， SoC 芯片中包含了几个乃至几十个 IP 核。在本文提到的系统单芯片 (SoC) 中，除了采用了三个厂家的 IP 硬核外， 还自行设计研发了十余个 IP 硬核。在 SoC 芯片研发 的实际商业应用中，0计方购买的是IP硬核在一个产品中的使用权。IP硬

2、核供货商为了保护 自己的版权，通常不会将其 IP 硬核的实体版图用 GDSII 格式交给用户。他们所提供的只是 IP 硬核的几个框图和引出端的位置和属性。这就带来一个问题，在进行SoC 芯片的版图设计验证时，最重要的问题是验证工具必须能让用户进行层次化 验证。即用户能够把他们完成版图设计后的 SoC 分成若干模块或区域，对他们进行多层次的验证。在集成电路从 ASIC进入到SoC阶段(当然在SoC阶段中ASIC还是会存在下去的)的时 候，这种能够进行 层次化 版图验证的工具就显得十分必要。甚至能够说，不具备层次化 验证功能的工具，是无法用于 SoC芯片的版图设计验证的。本文首先介绍 Calibr

3、e软件所具 备的 层次化 验证功能，然后说明其在对 SoC 芯片进行版图设计验证时就所发挥的作用。Calibre DRC 简介现在， Calibre 工具已被众多设计公司、单元库和 IP 研发商、晶圆代工厂采用为深次微 米集成电路的实体验证工具。 Calibre 具备先进的分层次处理功能，是唯一能在提高验证速 率的同时，可最好化重复设计层次化的实体验证工具。Calibre DRC 用于版图的设计规则检查，具备高效能、高容量和高精密度，还具备足够 的弹性， 即便是系统芯片包含有设计方法差异极大的模拟和数字电路，也能够方便地进行验证。具体表现在以下几个方面：(1) 检查内容丰富准确：既包括简单的

4、DRC 规则检查，如宽度、间距、包含关系等的 检查，又包括一些复杂的 DRC 检查，如天线规则、电流流向规则和导线密度规则等。本公司所设计SoC为数字模拟混合电路，采用Calibre DRC除进行了宽度、间距、包含关系等简单的 DRC 检查外，也进行了一些复杂的 DRC 检查。其结果得到了台积电等晶圆厂的认可。(2) 档执行方式可选：执行 DRC 档时，能够采用命令行的方式，也能够采用图像接口方式， Calibre Interactive-DRC 是 Mentor Graphics 公司推出的 Calibre 实体验证的新版本 (Calibre In teractive)，他已作为 Cade

5、nee Design Systems 公司全定制设计环境 Virtuoso 的插件。 现在， Virtuoso 的用户能够直接从 Virtuoso 中调用 Calibre Interactive 进行工作。对于规模较 小的版图应用 Interactive 很方便而且直观的图像化接口便于初学者使用。 在我们的计划研发 过程中，同时用到了这两种方式。对于全定制版图，经常要选用图像接口工具CalibreInteraetive-DRC，对于自动布局布线出来的SoC版图，我们采用了命令行的形式，能够快速地得到 DRC 检查报告。(3) 结果浏览快捷方便：透过 Calibre RVE(Results Vi

6、ewing Environment ，验证结果视图 环境 )和版图编辑器分析 DRC 的结果进行查错，准确快捷，一目了然。 RVE 能够指出错误 类型和数目，使用 Highlight 命令能够直接标明版图中的出错地方 (图 2) ，能够很方便地修正 版图中的错误。无论是规模不大的模拟电路，还是大规模的 SoC 电路，其 DRC 检查都能够 透过启动 RVE ，对照版图和分析 DRC 结果档，能够快速修改错误或进行最好化。RVE 能够同常见的版图环境实现自动整合，这些版图环境包括： Mentor Graphics 的 Calibre DESIGNrev 和 IC Station 连同 Caden

7、ce 的 Virtuoso 和 Seiko ， Avant! 的 Apollo 和 Enterprise 等工具。在我们的设计中使用的是Virtuoso 。(4) 多执行绪能力： Calibre 的多执行绪技术 (CalibreMT) 提供多 CPU 环境下的杰出性能。 Calibre 几何划分版图层次化使之成为上千个单独的执行绪 支持多处理器工作站或服务器应用，每一个执行绪能够在单独的处理器上执行， 这样的结构对性能的提高是巨大的。 简单的 turbo 命令行选项就能够实现高性能的CalibreMT 的调用，而无需任何辅助文档或配置约束信息的支撑。 CalibreMT 支持多 CPU 高度灵

8、活的结构并且不会导致 RAM 的大量增加。Calibre LVS 简介Calibre LVS 是个出色的版图和线路图对比检查工具，具备高效率、高准确度和大容量 等长处。 Calibre LVS 不但能够对任何的 组件 进行验证，而且还能在不影响性能的条件下， 处理无效数据。主要表现在以下几个方面：(1) 执行模式快捷方便： Calibre LVS 有两种执行模式， 即命令行模式和接口模式 (Calibre Interactive-LVS) 。采用命令行模式能够快速输入控制命令，快速执行，其结果精确稳定。Calibre Interactive-LVS 能够自动选择验证正被编辑的单元，并且能够选择

9、任何的 Calibre 执 行时间选项连同标准文档的规格。 该验证技术， 允许用户选择特定标准文档连同单独规则和 规则组的任何子集。 GUI 可控制普通使用的 LVS 选项，并记录执行配置过程。当采用修改 控制或冻结标准档时，他可将执行配置数据传给Calibre 。其接口友好，使用方便。我们在做 LVS 过程中，对于规模较小的模拟电路和数字模拟混合电路，一般采用方便的图像接口 模式 (CalibreInteractive-LVS) 进行对比检查，这样能够在启动 RVE 后，对照 LVS 结果文档和版图， 将电路(或网表)和版图直接对应起来检查，很方便；对于大规模的SoC电路，由于命令行方式输入

10、简单直接， 执行速度更快， 执行结果稳定精确， 这次就采用了命令行方式来执行 LVS， 获得了极大的成功。(2) 多种比较方式可选：Calibre LVS能够进行版图和电路图 (layout vs shematic)和网表和网表(netlist vs netlist)的方式对比检查， 还能够单独从版图撷取网表。而且，透过v2lvs命令,能够将自动布局布线所产生的verilog网表转换成spice网表，然后和自动布局布线的版图进行对比，作业简单方便，结果精确。由此可见，能够根据不同需要，在LVS 验证过程的不同阶段，灵活地选择比较方式，以获得最有效的执行和最好的结果。(3) 侦错方便快捷：当执行

11、完 LVS 后， Calibre LVS 会产生一个结果报告，明确指出出错类型和数目，并且能够对层次化中的每个模块都有一个完整的LVS 报告，简单明了。这个报告还能明确指出短路 （特别是电源和地短路的情况 ）、开路、浮空或孤立的nets、 pinswapping 连同软连接等问题。 Calibre LVS 还能产生一个周详的结果数据库，其中包括原理 图网表、从版图抽取的网表、结果报告、版图中的组件及连接关系等。这样透过 RVE 来读 取这些数据，就能够在版图和网表中准确地 Highlight 有错误的地方 （图 1）。由此可见， Calibre LVS 所产生的结果文档结构清楚，又能够透过 RVE 来准确定位，能 有效地帮助用户快速地消除错误以降低设计风险， 这在我们计划的研发过程中得到了完全的 体现。由于时间紧迫，致使后端设计时间相当紧张，正是Calibre LVS 能准确无误、快速地查出短路、开路、浮空或孤立的网络、接脚、软连接等问题，还能很好地识别晶体管、闸级 电路和模块级电路，才使得我们按时地完成了百万闸级的信息安全 SoC 的设计。在反复使用 Calibre LVS 的图像接口的执行方式和命令行方式过程中， 发现 Calibre LVS 图像接口的执行方式方便快捷， 但是其稳定性不如命令行方式好， 若能加以改进， 则能进一 步提高验证精准