EDA技术实用教程 Verilog第四版前两章考试复习资料

1、第一章EDA基础知识1. EDA技术概念答：利用EDA技术可以实现专用集成电路ASIC的设计和实现（FPGA和CPLD是实现这一途径的主流器件。 FPGA和CPLD通常也被称为可编程专用 IC,或可编程 ASIC。FPGA和CPLD 的应用是EDA技术有机融合软硬件电子设计技术、SoC（片上系统）和ASIC设计，以及对自动设计与自动实现最典型的诠释。）2. EDA技术发展的3个阶段（CAD，CAE，EDA答：（1） 20世纪70年代：CAD阶段-CAD概念已见雏形，人们开始利用计算机 及取代手工劳动，辅助进行集成电路板图编辑、 PCB （印制电路板）布局布线等 工作。（2） 20世纪80年代：

2、CAE阶段。（3） 20世纪90年代：EDA阶段3. EDA技术实现目标ASIC或印各板（PCB的设计和实现（图1-1 ）。答|利用EDA技术进行电子系统设计的最后目标是完成专用集成电路 制EM技术ASIC设计SOPC/SOC/阵列f比fPLD1 * AS 1(iy图EDA技术实现目标4. EDA技术实现目标的途径答：（1）可编程逻辑器件：；FPGA和CPLD是实现这一途径的主流器件。FPGA和CPLD通常也被称为可编程专用IC,或可编程ASIC。FPGA和CPLD的应用是EDA技术有机融合软硬件电子 设计技术、SoC（片上系统）和 ASIC设计，以及对自动设计与自动实现最典型的诠释。(2)

3、半定制或全定制 ASICa:门阵列ASIC b:标准单元 ASIC混合ASIC5. 硬件描述语言答：VHDL Verilog HDL、SystemVerilog、System C6. VERILOG HDL勺发展过程(1) 含义(2) 创建时间答：1983 年、创建公司： Gateway Design Automation(GDA)(3) 特点：答：a：参照C语言的语法设立的(但与 C有本质的区别)b:代码简明扼要，使用灵活，且语法规定不是很严谨，很容易上手。 c：具有很强的电路描述和建模能力。7. VERILOG HDL的设计方法，分为哪几个阶段答：8. 自顶向下，自底向上方法比较答：自底向

4、上：低效、低可靠性、费时费力、成本高昂。自顶向下：高效、高可靠性、成本低。9. EDA (FPGA/CPLD设计流程 设计输入；综合；适配；时序与功能仿真；编 程下载FPGA/CPID器件和电路系统IJTAG方式下载2. 针对SRAM结构的配咒3. 配置器件编程图1-5应用于FPGA CPLD的EDA开发流程(1) 设计输入(原理图/HDL文本编辑)答：(a)图形输入(b) HDL文本输入(2) 综合(3) 适配4)时序与功能仿真(5) 编程下载(6) 硬件测试10. FPGA/CPLD结构特点答：利用EDA技术进行电子系统设计的最后目标是完成专用集成电路ASIC的设计和实现;FPGA和CPL

5、D是实现这一途径的主流器件。FPGA和CPLD通常也被称 为可编程专用IC,或可编程ASIC FPGA和CPLD的应用是EDA技术有机融合软 硬件电子设计技术、SoC(片上系统)和ASIC设计，以及对自动设计与自动实现 最典型的诠释。11. ASIC设计方法答：AS1C图1 -6 ASIC分类图1-7 ASIC实现方法12. ASIC设计流程: 版图设计参数提取|1 与后仿真|芯片测试图ASIC设计流程(1) 系统规范说明(2) 系统划分(3) 逻辑设计与综合(4) 综合后仿真(5) 版图设计(6) 版图验证(7) 参数提取与后仿真(8) 制版、流片(9) 芯片测试14. 常用EDA工具及功能

6、 答：(1)设计输入编辑器（2）HDL综合器（3）仿真器（4）适配器（5）下载器15. IP核概念答：IP就是知识产权核或知识产权模块的意思，在EDA技术开发中具有十分重要的地位。软IP是用Verilog/VHDL等硬件描述语言描述的功能块，但是并不涉及用什 么具体电路元件实现这些功能固IP是完成了综合的功能块。硬IP提供设计的最终阶段产品：掩模。16. 常用缩写的含义：EDA CAD CAE CAM ASIC, PLD FPGA/CPL D VERILOG HDL IP , SOC SOPC RTL , ISP , IEEE 等答：EDA-Electronic Design Automati

7、on、CAD计算机辅助设计）CAE计算机辅助工程）、CAM计算机辅助制造）、ASIC-Application Specific Integrated Cricuit（专用集成电路）PLD-Programmable Logic Device（可编程逻辑器件）FPGA-Filed Programmable Gate ArrayCPLD-Complex Programmable Logic DeviceHDL-Hardware Descripti on Lan guageIP-Intellectual Property（知识产权）SOC-SOPC-RTL-ISP-IEEE-The In stitut

8、e of Electrical and Electrics Engin eers第二章FPGA与CPLDD的结构原理1. 基本PLD的结构原理图图2-1基本PLD器件的原理结构图2. PLD的发展历程答：（1） 20世纪70年代一熔丝编程PROM口 PLA器件（2）20世纪70年代末一PAL器件（AMD公司推出）（3）20世纪80年代初一GAL器件（Lattice 发明）（4）20 世纪 80 年代中期一FPGA（Xilinx 公司）、EPLD（Altera 公司）（5）20世纪80年代末一CPLD（Lattice 公司）(6) 20世纪90年代后一SOPC3. PLD分类图二二PLD按集成度

9、分类4. 简单PLD结构原理逻辑元件符号表示非门与门或门异或门EEE 199J 版 标淮走楫符号A AtFIEEE 1984 版 标准建擅符号A- 1 ”瓦A & _ 卩 B A1 孑 1 ”B A-=i _f B逻辑表达式A=NOTAF=A * BF=A+BF=AB图2-3两种不同版本的国际标准逻辑门符号对照表图2-4 PLD的互补缓冲器图2-5 PLI)的互补输入A B C D1fr ,4/k7=A 临A B C D图2-6 PLD中与阵列的表示图2广PLD中或阵列的表示未连接固宦连接可编釋.连接Wg= A n_lA 1A o图2再阵列线连接表示PRO结构原理地址WoI存储单元W,:*fl

10、1译码器WPJ:阵列11p图2-9 PROM基本结构、)_1=為_1 AiAoFo=bIp.iWp_i+bnYi+bI(jVoFi=Mp_mWp_i+-+MuWi+M04WoFm_i=Mp_ 1 tnlWp_i+* -+Mijm_lWi4-Mojm-Ai打阵列S 2-11 PROM表达的PLD阵列图PLA结构原理TH FA| Ai AAo 与阵列5J编程)图2-12用PROM完成半加器逻辑阵列D31 y Ef3百1jfJ11JJIJfD?J T“或阵列图:SIS PLA辑阵列示意图(/ J*f卜 * %fVt7f書%kf)1*卜 丿krr/ J %人J J)JfkJf* )K JI图2-14

11、PLA与PROM 的比较4.4 PAL结构原理A001/(/cI旳E图2-17 PALL6VS的部分结构图图P2L的常用表示GAL结构原理(1)寄存器模式CLK图2V0寄存器模式组合双向输出结构图2-15 PAL结构I19 2D2J 24 27 28 3104waizh4I4RiEF4-旳夕令兮疋対EsGriBi(ii 一|S sorjTsLot图2J9寄存器输出结构lJ(2)复合模式图组合输出取向结构(3)简单模式复舍型组舍输出结构图人对反馈输入结构ffl 2-24输出反幘结构图简单模式输出结构-15. CPLD结构原理fEDD-OE逆羁陈列农 选 样 审来口 i门*JINhr滸Hi时t4r

12、HT全拥全耐 評爭时仲PIAI;扩展驗扩廉頃1图2-26 MAXOOOA系列的单个宠单元结构5.1逻辑阵列阵列块LABLABLAB fLAU f坠B p |】型IQ控制模块LAB图hL MAX3000的结构5.2 宏单元（1）全局时钟信号该模式能实现最快的时钟到输出（Clock to Output ）性能，这时全局 时钟输入直接连向同一个寄存器的 CLK段。（2）全局时钟信号由高电平有效的时钟信号使能这种模式提供每个触发器的时钟使能信号，由于使能用全局时钟，输出速度较快。（3）用乘积项实现一个阵列时钟在这种模式下，触发器由来自隐埋（Embedded的宏单元或I/O引脚的信 号进行钟控，其速度稍

13、慢。5.3 扩展乘积项宏唯远的同部连找共步扩展 项捉供的村与4T 来松项.图:S謂共享扩展乘积项结构项LL丄七mB +1l ICKfc !Cfear j /来自诫一个宜申元图2-出并联扩展项锻送方式5.4 可编程逻辑阵列PIAPIA倫号fit AB图2-30 PIA信号布线到LAE的方式5.5 I/O控制块PIAVCC刖其他wo引脾trS,l开警输出快逆悔入至甜作5S摆娜控制cs单元中刮 PIA *图2-31 MAX3000A系列器件的J 0控制块6. FPGA的结构原理6.1 查找表逻辑结构AA 输入B输入 输入D图卜品 FPGA査找表单元内部结构6.2Cyclo ne III系列器件的结构

14、原理存有旺豹人图 2-34 Cyclone HI LE 结构图寄存器伍 編入 sload(LAB)sc I earWK图2-35 Cyclone HI LE普通模式寄存器伍data4data3布线H.列与 U连布线datal data2cin（BM 个 LE 的 Rut）行、列与 直建布拔有存as伍输岀图2-36 Cyclone HI LE动态算术模式LAB图 2-37 Cyclone III LAB 结构来自千左侧LAB、M9K存储器块.嵌入式乘法器、PLL.I0E输岀的直连通路互连向左的直连通路互连局部互连LAB来自干右侧LA队M9K存储器块、緞入式乘法器、PLL.IOE?出的直连通路互连

15、向右的直连通路互连图2-38 LAB阵列间互连&用 LABHrtW6局部互逹局斛互痊禺恥直连局部直连图239 LAB控制信号生成图2-40嵌入式乘法器CLKSWITCHCLKSELECTI1.O全局时钟内部逻辑图271时钟网络的时钟控制CyfiI one 11 IS件接收器件外接终端电肌外接电阻网路图2-42 LVDS连接7.硬件测试7.1内部逻辑测试7.2 JTAG边界扫描边界扫描单元串行数据输入串行数据输出JTAG Device IJTAG Device 22-43边界扫描电路结构表边界扫描0引脚功能引W捞述勒能TDI御试数据输入测试捋令和细程数皓的弗行输入引鲜.较据在TCK的上升沿移入T

16、OO测试捋令和编程较据的申行输出引脚.数据在-TCK &下降沿移出.如康 数据没有戡移岀时谍引脚建于需阴奁ms测试箱戎选择控制信号输入引脚，負费TAP控制器的棘换.IMS醪预在TCK的上卉沿TCK测试时钟输人时艸输ASJ BST电跖，一些播惟发主在上畀沿，而另一些反生在下降沿TEST测试复橙输入低电平有嫩*异步复也边界扫描电路（在IEEE规范中，该引|脚可选TAP控制器TDI IMS TCK TRST TDO 图2-44边界扫描数据移位方式折令密”器IUITRSTTMS TCLKTDO图2-45 JTAG BST系统内部结构SI3O到行或列前士 内翩互连来自存或捌的 内SB耳连i%j1.0单元

17、1 O城单元电雜JATG业踣TCK |J|TM3|701图2-4- JTAG BST逸择飾令槐式时序7.3嵌入式逻辑分析仪8.大规模PLD产品概述8.1 Lattice 公司的PLD器件IspLSI 系列器件、MACHX系列、MACH400系列、LatticeSC FPGA 系列、 LatticeECP3 FPGA 系列8.2 Xilinx 公司的 PLD器件Virtex-6 系列 FPGA Spartan-6 器件系列、XC9500/XC9500X!系列 CPLD Xilinx Spartan-3A系列器件、Xilinx 的 IP 核。8.3 （ 1）Altera 公司的PLD器件Strat

18、ix 4/6 系列 FPGA Cyclone 4 系列 FPGA Cyclone 系列 FPGA低成本 FPGA） Cyclone II 系列 FPGA Cyclone III 系列 FPGA MAX系列 CPLD MAXII 系列器件、Altera宏功能块及IP核。(2) Altera 的FPG/配置方式表 2 Airn FP（jA常用配管器件器件功能描述封裝形式EPCS11MX1 R.工站V供电g脚EPCS44MX13/5V供电脚EPC21695SS0X 1：. 3J/5V供电20 脚 PLCC, 32 脚 TQFP9. CPLD/FPGA的编程与配置9.1 大规模可编程逻辑器件的三种编程

19、工艺（1）基于电可擦除存储单元的 EEPR0或Flash技术。（2）基于SAM查找表的编程单元。（3）基于一次性可编程反熔丝编程单元。義卜3各引脚佰号名称邑脚123451310IATG模式TCKGNDTDOvccIMS-TDIGNTPS摟式ICK(3RDconf.donevccnCO-NFIG-nSTATUS-DAIAOGND9.2 CPLD在系统编程Wtm 的 MAX7000.vr1TIM)TM5 TCKTDTOOTMSTCK.9.3 FPGA配置方式NCnCETCKTOOnCEQTMShSTATUS COMF DONE nCONFIG MSEL|3.O DAIA10 DCLXTDICfC I