第3章PLD硬件特性与编程技术.ppt

1、EDA技术与VHDL,第3章 FPGA/CPLD结构与应用,3.1 概 述,1。基本PLD器件的原理结构图（乘积项逻辑可编程结构,组合逻辑函数可化为与或表达式，用与门-或门二级电路实现。 时序逻辑电路由组合电路加上存储元件构成,2。SRAM查找表结构：逻辑函数发生采用RAM”数据”查找的方式，并使用多个查找表构成一个查找表阵列，称为可编程门阵列（PGA,3.1 概 论,3.1.1 PLD的发展历程,熔丝编程的PROM和PLA器件,AMD公司推出PAL器件,GAL器件,FPGA器件 EPLD器件,CPLD器件,内嵌复杂功能模块的SoPC,3.1 概 论,3.1.2 PLD的分类 1。集成度分类,

2、3.1 概 论,3 工艺分类,1熔丝(Fuse)型器件。 2反熔丝(Anti-fuse)型器件 。 3EPROM型。称为紫外线擦除电可编程逻辑器件 4EEPROM型 。电可擦除 5SRAM型 。信息放在RAM中，断电丢失，上电再次配置 6Flash型 。多次编程，不需重新配置,乘积项结构(与-或阵列)：CPLD 查找表结构（SRAM）：FPGA,2 结构分类,3.2 简单PLD原理,3.2.1 电路符号表示,图3-3 常用逻辑门符号与现有国标符号的对照,3.2.1 电路符号表示,图3-4 PLD的互补缓冲器 图3-5 PLD的互补输入 图3-6 PLD中与阵列表示,图3-7 PLD中或阵列的表

3、示 3-8 阵列线连接表示,3.2 简单PLD原理,3.2.2 PROM,图3-9 PROM基本结构,3.2 简单PLD原理,PROM中的地址译码器是完成PROM存储阵列的行的选择，其逻辑函数是,3.2 简单PLD原理,PROM中的存储单元阵列输出，其逻辑函数（乘积项）是,3.2 简单PLD原理,图3-10 PROM的逻辑阵列结构,3.2 简单PLD原理,42 PROM,图3-11 PROM表达的PLD阵列图,W0,W1,W2,W3,3.2 简单PLD原理,半加器 的布尔表达式（乘积项表达式,图3-12 用PROM完成半加器逻辑阵列,3.2 简单PLD原理,3.2.3 PLA,图3-13 PL

4、A逻辑阵列示意图,3.2 简单PLD原理,3.2.3 PLA,图3-14 PLA与 PROM的比较,3.2 简单PLD原理,3.2.4 PAL,图3-15 PAL结构 图3-16 PAL的常用表示,图3-17 一种PAL16V8的部分结构图,3.2.5 GAL,图3-18 GAL16V8的结构图,3.2 简单PLD原理,3.2.5 GAL：与阵列可编程、或阵列固定、输出部分增加了输出 逻辑宏单元OLMC（Output Logic Macro Cell,图3-19 寄存器输出结构,1寄存器模式,图3-20 寄存器模式组合双向输出结构,3.2 简单PLD原理,3.2.5 GAL,图3-21 组合输

5、出双向结构,2复合模式,图3-22 复合型组合输出结构,3.2 简单PLD原理,3.2.5 GAL,图3-23 反馈输入结构,3简单模式,图3-24 输出反馈结构,图3-25 简单模式输出结构,MAX7000B包含五个部分： 逻辑阵列块、宏单元、扩展乘积项、可编程连线阵列、I/O控制块。 每16个宏单元组成一个逻辑阵列块,3.3 CPLD的结构与工作原理,3.3 CPLD的结构与工作原理,图3-27 MAX7128S的结构,1逻辑阵列块 (LAB：Logic Array Block,3.3 CPLD的结构与工作原理,2宏单元 :可配置为时序逻辑和组合逻辑工作方式,组成：逻辑阵列、乘积项选择矩阵

6、、可编程寄存器,1. 全局时钟信号,2. 全局时钟信号由高电平有效的时钟信号使能,3. 用乘积项实现一个阵列时钟,可编程寄存器的三种时钟输入模式,3.3 CPLD的结构与工作原理,图3-26 MAX7000系列的单个宏单元结构,3.3 CPLD的结构与工作原理,3扩展乘积项,图3-28 共享扩展乘积项结构,3扩展乘积项,图3-29 并联扩展项馈送方式,并联扩展项,3.3 CPLD的结构与工作原理,4可编程连线阵列(PIA: Programmable Interconnect Array,图3-30 PIA信号布线到LAB的方式,5I/O控制块：可被配置为输入、输出和双向工作方式,图3-31 E

7、PM7128S器件的I/O控制块,3.4 FPGA的结构与工作原理,3.4.1 查找表逻辑结构（LUT：Look Up Table,图3-32 FPGA查找表单元,3.4.1 查找表逻辑结构,图3-33 FPGA查找表单元内部结构,3.4.2 Cyclone系列器件的结构与原理,图3-34 Cyclone LE结构图,3.4.2 Cyclone系列器件的结构与原理,图3-35 Cyclone LE普通模式 （适合通用逻辑应用和组合逻辑实现,可编程资源为逻辑阵列块。逻辑阵列块由多个逻辑单元LE组成。LE: Logic Element。逻辑单元 ：由一个四输入的查找表、进位链逻辑和一个可编程寄存器

8、构成,3.4.2 Cyclone系列器件的结构与原理,图3-36 Cyclone LE动态算术模式：加法器、计数器、累加器等,3.4.2 Cyclone系列器件的结构与原理,图3-37 Cyclone LAB结构,3.4.2 Cyclone系列器件的结构与原理,图3-38 LAB阵列,3.4.2 Cyclone系列器件的结构与原理,图3-39 LAB控制信号生成,3.4.2 Cyclone系列器件的结构与原理,图3-40 快速进位选择链,3.4 FPGA的结构与工作原理,图3-41 LUT链和寄存器链的使用,3.4.2 Cyclone系列器件的结构与原理,3.4 FPGA的结构与工作原理,图3

9、-42 LVDS连接,3.4.2 Cyclone系列器件的结构与原理,CPLD与FPGA开发应用选择,对于普通规模且产量不是很大的产品，使用CPLD。价格便宜、在系统可编程、可固定下载。 对于大规模的逻辑设计、ASIC设计或单片系统设计，多采用FPGA。有大规模逻辑资源、低功耗。需要配置ROM芯片,3.5 硬件测试技术,图3-43 边界扫描电路结构 ，边界扫描测试（BST：Board Scan Test,3.5.1 内部逻辑测试,3.5.2 JTAG边界扫描测试(Joint Test Action Group 联合测试行动组，IEEE1149.1-1990边界扫描技术规范,3.5.2 JTAG

10、边界扫描测试,表3-1 边界扫描IO引脚功能,图3-44 边界扫描数据移位方式,3.5.2 JTAG边界扫描测试,图3-45 JTAG BST系统内部结构,3.5.2 JTAG边界扫描测试,图3-46 JTAG BST系统与与FPGA器件关联结构图,3.5 硬件测试技术,图3-47 JTAG BST选择命令模式时序,3.5.2 JTAG边界扫描测试,3.5 硬件测试技术,3.5.2 JTAG边界扫描测试,TAP控制器的命令模式有,SAMPLEPRELOAD指令模式,EXTEST指令模式,BYPASS指令模式,IDCODE指令模式,USERCODE指令模式,3.5.3 嵌入式逻辑分析仪,3.6

11、FPGA/CPLD产品概述,3.6.1 Lattice公司CPLD器件系列,1. ispLSI器件系列,1）ispLSI1000E系列。 （2）ispLSI2000E/2000VL/200VE系列。 （3）ispLSI5000V系列。 （4）ispLSI 8000/8000V系列,ISP：In-System Programmability 在系统编程,3.6 FPGA/CPLD产品概述,3.6.1 Lattice公司CPLD器件系列,ispLSI器件的结构与特点,1）采用UltraMOS工艺。 （2）系统可编程功能，所有的ispLSI器件均支持 ISP功能。 （3）边界扫描测试功能。 （4）加

12、密功能。 （5）短路保护功能,3.6 FPGA/CPLD产品概述,3.6.1 Lattice公司CPLD器件系列,2. ispMACH4000系列,3. Lattice EC & ECP系列 ，FPGA,ispMACH4000系列CPLD器件有3.3V、2.5V 和 1.8V 三种供电电压，分别属于 ispMACH 4000V、ispMACH 4000B 和 ispMACH 4000C 器件系列,3.6 FPGA/CPLD产品概述,3.6.2 Xilinx 公司的FPGA和CPLD器件系列,1. Virtex-4系列FPGA,2. Spartan& Spartan-3 & Spartan 3E

13、器件系列 FPGA,3. XC9500 & XC9500XL系列CPLD,4. Xilinx FPGA配置器件SPROM ：用于存储FPGA配置数据,5. Xilinx的IP核,3.6 FPGA/CPLD产品概述,3.6.3 Altera公司FPGA和CPLD器件系列,1. Stratix II 系列FPGA,2. Stratix系列FPGA,3. ACEX系列FPGA ：EP1K100QC208_3,4. FLEX系列FPGA,5. MAX系列CPLD,6. Cyclone系列FPGA（低成本FPGA,7. Cyclone II系列FPGA,8. MAX II系列器件,9. Altera宏功

14、能块及IP核,2.2.3 ACEX1K系列产品,ACEX1K是 Altera 公司2000年推出的 2.5 V、低价格 SRAM工艺PLD（FPGA）器件，其结构与FLEX10KE非常类似（详细结构和功能请参看FLEX10KE系列器件）,带嵌入式存储块(EAB) ，每个嵌入式存储块（EAB）的容量为 4 kbit。在逻辑单元（LE）数量与 EAB数量方面，ACEX1K的 EP1K30、EP1K50、EP1K100器件分别和FLEX10KE的EPF10K30E、EPF10K50E、EPF10K100E器件对应相等。ACEX1K系列产品的主要技术特性如表2.2.5所示,表2.2.5 ACEX1K系

15、列产品的主要技术特性,ACEX1K器件将查找表（LUT）和 EAB相结合。基于LUT逻辑对数据路径管理、寄存器、数学计算或数字信号处理（DSP）的设计提供优化的性能和效率，而 EAB可实现 RAM、ROM、双口 RAM或 FIFO功能。ACEX1K具有复杂逻辑及存储器功能，可以在数字信号处理、宽域数据路径管理、数据变换和微处理器等中应用。基于可重构CMOS SRAM单元，ACEX1K结构具有实现一般门阵列宏功能需要的所有特征，相应多的引脚数提供与系统元器件的有效接口。先进的复杂逻辑及存储器处理功能和 2.5 V低电压电源要求，使得ACEX1K器件能够满足廉价、高容量的应用需要，如DSL调制解调

16、器及低价的交换机,3.6 FPGA/CPLD产品概述,3.6.4 Actel公司的FPGA器件,3.6.5 Altera公司的FPGA配置方式与配置器件,表3-2 Altera FPGA常用配置器件,主动配置：由FPGA器件引导配置过程，它控制着外部存储器和初始化过程 被动配置：由外部计算机或控制器控制配置过程,3.7 编程与配置,表3-3 ByteBlaster MV并行下载电缆接口各引脚信号名称,基于乘积项（电可擦除存储单元的EEPROM或Flash技术）。CPLD ：编程,基于SRAM查找表的编程单元。FPGA：配置,基于反熔丝编程单元。 OTP器件,3.7 编程与配置,3.7.1 JT

17、AG方式的在系统编程,图3-48 CPLD编程下载连接图,3.7 编程与配置,3.7.1 JTAG方式的在系统编程 （ISP,图3-49 多CPLD芯片ISP编程连接方式,3.7 编程与配置,3.7.2 使用PC并行口配置FPGA 在线可重配置(ICR: In-Circuit Reconfigurability,图3-50 PS模式，FLEX10K配置时序,3.7.2 使用PC并行口配置FPGA,图3-51 多FPGA芯片配置电路,3.7 编程与配置,3.7.3 FPGA专用配置器件,图3-53 FPGA的配置电路原理图（注，此图来自Altera资料，中间一上拉线应串1K电阻,3.7 编程与配置,3.7.3 FPGA专用配置器件,图3-54 EPCS器件配