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1、(完整)西安交大计算机组成_实验九(完整)西安交大计算机组成_实验九 编辑整理：尊敬的读者朋友们：这里是精品文档编辑中心，本文档内容是由我和我的同事精心编辑整理后发布的，发布之前我们对文中内容进行仔细校对，但是难免会有疏漏的地方，但是任然希望（(完整)西安交大计算机组成_实验九）的内容能够给您的工作和学习带来便利。同时也真诚的希望收到您的建议和反馈，这将是我们进步的源泉，前进的动力。本文可编辑可修改，如果觉得对您有帮助请收藏以便随时查阅，最后祝您生活愉快 业绩进步，以下为(完整)西安交大计算机组成_实验九的全部内容。实验九 指令译码模块的设计与应用一、实验目的1. 熟练掌握vhdl/veril

2、og中语句的综合应用.2. 掌握指令格式的应用。3. 掌握指令译码模块的实际和应用二、实验内容1. 设计一个指令译码器。2. 满足功能上的需求,包括运算、转移、存储指令.三、实验要求1. 分析各模块的的程序结构，画出其流程图。2. 画出模块的电路图。3. 分析电路的仿真波形，标出关键的数值。4. 记录设计和调试过程.四、实验代码及结果module instructionmemory( input insmemrw， / 读写控制信号，1为写,0位读 input 31：0 iaddr, / 指令地址输入入口 /input idatain， / 没用到 output 5:0 op， output

3、4:0 rs， output 4：0 rt, output 4:0 rd, output 15：0 immediate / 指令代码分时段输出 ); reg7：0 mem0:63; / 新建一个32位的数组用于储存指令 initial begin readmemb(”d：/jcq/cpu/test.txt， mem）; /读取测试文档中的指令 end / 从地址取值,然后输出 assign op = memiaddr7:2; assign rs4:3 = memiaddr1:0； assign rs2：0 = memiaddr + 17：5; assign rt = memiaddr + 14：0； assign rd = memiaddr + 27：3； assign immediate15：8 = memiaddr + 2; ass

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