完整版)有关AD9361的学习记录

1、AD9361 学习记录、简介AD9361是ADI推出的面向3G和4G基站应用的高性能、高集成度的射频解决 方案。该器件集RF前端与灵活的混合信号基带部分为一体，集成频率合成器，为处理 器提供可配置数字接口。AD9361接收器LO工作频率范围为70 MHz至6.0 GHz,发射器LO工作频率范围为47 MHz至6.0 GHz,涵盖大部分特许执照和免执照频段，支持的 通道带宽范围为200 kHz以下至56 MHz。两个独立的直接变频接收器拥有首屈一指的噪声系数和线性度。每个接收 (RX) 子系统都拥有独立的自动增益控制(AGC)直流失调校正、正交校正和数字滤波功能，从而消除了在数字基带中提供这些功

2、能的必要性。 The AD9361 还拥有灵活的手动增益 模式，支持外部控制。每个通道搭载两个高动态范围模数转换器(ADC),先将收到的I信号和Q信号进行数字化处理，然后将其传过可配置抽取滤波器和128抽头有限脉冲响应(FIR滤波器，结果以相应的采样率生成12位输出信号。发射器采用直接变频架构,可实现较高的调制精度和超低的噪声。这种发射器 设计带来了行业最佳的 TX误差矢量幅度(EVM)，数值不到-40 dB，可为外部功率放大 器(PA)的选择留出可观的系统裕量。板载发射 (TX功率监控器可以用作功率检测器，从 而实现高度精确的 TX 功率测量。完全集成的锁相环(PLL可针对所有接收和发射通道

3、提供低功耗的小数N分频频率合成。设计中集成了频分双工 (FDD)系统需要的通道隔离。、 AD9361 系统构成AD9361 的框架如下图 2-1 所示：一 1+0TOD AM*価口rBE hpRM. n mrV J H Mw fcMfT*1 WHi MH WrOffrO0W004二 j?%Jl1H!壬:崔MSH 7曰商二S旷童 n图2-1它支持2x2 MIMO通信，收发各有两条独立的射频通路。TX射频前端构成如下图2-2所示：RF OUTPUTTX FilterDAC INPUTPhaseSpiltter图2-2TX数据通路如下图2-3所示：PfiOGUIH4It4 n. *3itaTM FI

4、RHBilIMTJ图2-3RX射频前端构成如下图2-4所示:RF INPUTLNATIARX FilterADC OUTPUTPhaseSpiltter图2-4RX数据通路如下图2-5所示：图2-5三、初始化及校准总述AD9361在上电之后便会进入休眠状态。此时用户需要根据所需参数，对芯片进 行初始化配置。其配置包括以下几方面：基本参数配置（包含 SPI时钟频率、DCXO补偿、射频时钟使能）BB PLL频率配置及校准PolyPhase TX Digital Filter 的系数写入PolyPhase RX Digital Filter 的系数写入数字数据接口配置AuxDAC/AuxADC 初始

5、化Control_Out端口输出配置GPO端口参数配置频率无关的射频参数配置，包括LO Power、VCO&LDO的参数配置、Charge Pump校准等）T/Rx频率综合器参数配置T/Rx工作频率配置及校准Mixer GM table增益配置RX Gain table 配置RX手动增益配置T/RX基带模拟滤波器校准（tune ）RX TIA配置及校准二级 TX 滤波器校准ADC初始化BB/RF DC校准发射数据正交性校准（相当于 IQ 校准）TX增益配置RSS及功率测量的初始化使用AD9361，我们主要关注的有五个方面：一是其中各器件的校准；二是有关滤 波器的配置；三是有关数字部分接口的模式

6、、工作方式的配置；四是射频工作状态机 控制；五是有关 T/Rx 增益的配置。以下分 4节对这几个方面分别阐述。四、时钟源和RF & BB PLL频率综合器由于时钟是整个芯片的核心，在介绍上节所述五方面之前，我们先详述一下AD9361的时钟、PLL和频率综合器。1、参考时钟及 DCXOIOAD9361 使用分数分频锁相环生成一个本地时钟为信号转换、数字滤波器、 端口提供时钟源。这些 PLL均需要一个参考时钟，这个时钟可以通过外部晶振提供, 或者由外部晶体加上一个可变电容生成所需频率。在使用外部晶体的情况下，需使用 DCXO补偿晶体频率来保证输出参考时钟稳定。2、RF & BB PL频率综合器图4

7、-1参考时钟输入后，分别进入3个独立的PLL（如图4-1所示），分别为T/RX频率综合器、基带PLL提供参考时钟源。3个PLL需各自进行校准A) TX RX PLL的锁定在FDD模式下，TX和RX的PLL可工作在不同频率下，它们同时开启；TDD模式下，TX和RX的PLL根据收发情况轮流开启一般的TDD模式工作状态按照 Rx-ALERT-Tx-ALERT-F跳转，基带通过跳转 TXNRX信号来控制 TX、RX状态的跳转，当 TXNRX从 0跳变到1时，RX PLL关闭，TX PLL开启并进行重新校准锁定，反之TX PLL关闭，RX PLL开启并重新校准锁定。TDD模式下每次PLL校准锁定的时间大

8、概为 45us60us左右。不过假如系统每次收发帧所使用的载波频率不变，则不需每次打开TX或RX时重新进行校准，而沿用上一次的校准值。此时需要在一次校准过后将寄存器中的VCOCal比特关闭，这样可以明显得缩短信号收发之前，频率综合器的稳定时间。B）Fast Lock模式假如你的系统需要在多个频点上工作，则可以使用Fast Lock模式，它支持保存多个频点的频率控制字，使得频率变化是，PLL的锁定时间更短。然而这种模式 TX和RX分别最多只能保存8个频点，还是有一点局限性。五、器件校准表5-1Ruh Ft-eUeftyCdhbi-Atln 0比e Bkt(iHPLL VCO idlhrM 毗门L

9、Jrr 厠呼 tlrrw8 BhPLIHmgiUEWEIFL1 w+irn lex “elRFcharge 声urnpRm: 0x244(71 1 wlieodkxieTm: 0泓|7|1 whendonRF诩CDidlibi 田加iDec uii atAomaik lly whenfrquertLy Actd 關Kien In TDO. occurs when TXNRXRk7 0$x2471l 1 when ikxlhddwncjrs loqz levd.Tx: QKsmi. 1 when locked丽 iiiwlh勺dikpr tweC*k p. iriptEThen EW c han

10、-e加Bi创科dean when doneQrv.代 u声站悴 wihn RW adfAin Ost* iCemtaiOd lAMiawWiiM-ailmurn* Rf弭 flgRAl Hand崭wtthhUMWumOwt*WordtlJMuirnum ItF Charwiel S如nd Bjndwldtli pr chAnofiliS4innpl* Frwqw+pKy5吨MQ * Tfi *n庐1隔电UsmhB MtoilmumFrriqwtncj1UtJitgWR |Mi 阳 iPEWM冋WR讯西 rMWDDR Ekl*1MM)BgIMH1IiMHOLIWfl 州曄册PPR iMiptlI

11、MH13rNMtF4 MHZ)PDRBur IMMIIPMpkn如理&1.44W巧.药15J63QUZ153Q.727W巧*FrlFMl EhipIcjC15加30.721567j6B询W畑7JWDual PiK HilH41 .*4谶側出ST(1.4*nn册1S-KDudJ Pdirt Full DuphjiMJ上AWMM72i5je3OU2U.K30,71I amiiwl Ny dii-ihLVDS模式下，各接口时序的最高频率如表7-2所示。表7-2如呻Mtlng1MT CwifigUirjitlQm1 RJT 21|T 1A3T Cithgur#t4niMalfnwfvi lu Rj册

12、Oniiblnnd IQ旳馆I*曲申别illAdiiilmum RFflqHddBanxiwidtlh MHz|鱗ftiit COmbhaad I AhdQ 畑r馭MbkHlmum RF CluwtntJ Klgijil liAHdiMWlth |.MHz| pr ChMiinlVfiog MlnwmimMe 呻myUsingO*vn#fnp*lnflUumgi McninvumS4ffip4 FrequencyOtfimAmpliwgiEhuftarMI OupIffK122M:i011456* LimrtjMl bjrthtfbaiidu id：hCMOS模式下，所有接口信号都是单端信号。

13、在此电平模式下，允许两组12bit端口 P0_D、P1_D并行使用，即允许双端口时序。CMOS模式下，单端口信号 TX时序如图7-2，RX时序如图7-3; P0/1_D和T/Rx_D_P/N的对应关系可参见硬件连接的spec。!i_ I rP(_I-RAWEi .api_ciiiq图7-21H1. ZHf. TOOL 孰yeawr.DATA.CIK/厂FW.FFUM /PU_Df1 I；q工HijinF厂H Hianw 工屮 _则讪工 期5pi_a|i !图7-3LVDS模式下，每bit信号需要P和N两个接口，因此24bit接口用作12bit数据信号。LVDS模式下，TX信号时序如图7-4所示

14、，RX信号时序如图7-5所示。im I. MME,LVDt.Dtrill ITutd,FB_CLK_PJ/FB_Cl K_N /J/TX_FWIE_P/I$I*1X_h HAME_N /j5y聞.if gm 0了1丫厂声吊jf tA”旬TJOM 閘J 55 厂壬逼 TX_C(5I|_N站总5 堀 T应齿-耳 T_ng (ji运 X了 LJta 门茴1亓 了_ ?严 _ 匸图7-41R l fflr DOR, TDD; libtf e- PM LOiOII TTcWl fiiCHXilKQATA GlK PMT4_CLK_H jRX_f-RAMt_P _ARX_FRAME_N /厂rx_d(5：

15、olp _x_遇竺jK_空色k 2上期x K-rii址Fian frjjfli x iloibi y丄巴岂x 3椚勵工和出耳 f 鬲石r K_：h ：L1 =_: =_ 1 /.=_ :-=_ :-E_.:-=_ 11 -. =_:-=_: KCHr DkO 11 =IHKL *AD-ia=OrO 匚T!肖补屯|TliyT1q5|i*rDDR的时序举例如图7-7所示：Fe_ciiTX_FRAMEP0_O11 mpi_D01 m图7-7C) 端口模式端口模式的区分主要根据使用端口的个数上，分为双端口(Dual Port )和单端口(Sin gle Port)。单端口如图7-8所示；双端口如图7-

16、9所示。DATAjCLiKi/RX_FRAMEI/pd_Z3|-ii tq| ri_i 貂主X毗_口*1XK审_005： MjirmX 鬥山Pl.Ofl I D| 图7-8lFtir. CW TTO.THM IX-.rl, rtifflt-fli fl. Pu(J11-Qiff4. ibL by FteS、T C024 jihI Reciitn OmCISAL&RTf5SyntMsizeri end Med.T*16Ti siyrbiil( hin erhdbltHJFxfLUSH7Timt to allow digital file rt .and Mgzl path la flushRx8

17、Rk signal rluinfaFLLTSH9Time to i llow digits! Hie 阵 and sjigrtal path ( flushFDD10Th 1 LodeTdAlertnhfVW015fAlSWFDD BnemalCcHitrgl EnablepEW&r Oom lb( SynlhPtowwr DflwiTxSynthTXNRX SPII ContrdSynch ErublPPin Control Mori?Dual Syntti ModeRx SynchMdSikTi Sjith SteadyO&hFVW016Gwtro*Rm帥TUWTiea RjiWAxQui

18、ti11Tn Quad3fix Gain scepoiopen-RFSianJ(Xul 瓯sunohR/W017CAlibrMicmFlMSM沁-R其中 Force Rx Force Tx、Force Alert State 用于在 TDD模式下，SPI控制状态 机。而在FDD模式下，Force Rx信号是无用的，从 ALERT-FDD犬态通过Force Tx控 制。2、ENABLE/TXNRX PI控制ENABLE/TXNRX Pi控制跳转默认开启。这种控制模式还分两种：一种是 Pulse Mode ;二是 Level Mode。Pulse ModePulse Mode的Pulse主要是针对

19、ENABLE信号而言的。TXNRX主要标示下一个状 态是跳转到TX还是RX,为1时跳转TX,为0时跳转RX。ENABLE以脉冲的形式给出，脉宽不得小于一个FB_CLK周期。TDD模式下控制时序如下图8-2所示：皿呱顽I呱呱呗bitummiuuiiEiiii呱皿（urn咖an皿呱8-2FDD模式下，控制时序如图 8-3所示：s nimnid皿皿皿mi皿皿咖11皿ui伽“muiiuinii呗i呱EN1AJBLEn nn4 nTXNAA1 I* t EN3H 5TAT1E3：IR|WAIT 1PQWgRUPVeQlLOOALERT 1FDO1AtERTfdirrALEWT图8-3Level Mode

20、Level Mode下，ENABLE以电平形式给出，而 ENABLE言号为高时表示芯片现在 处于工作状态。而 VCO LDO的上电使能还是要通过 SPI配置。TDD模式下，控制时序如图 8-4所示：s winrnimiiimw -wmmimmmfiMABLE锂 * 甲TXNUW*|Twwupra| muhI1图8-4FDD模式下，控制时序如图8-5所示：皿11皿|111111删皿旳1111|1皿皿|她 -1|唧|11删删EMAflLE I WWWTE*|TKNRX ；*zJSMiTAIEIJ fif-H |POWMUPVCO| AlERT II ALERT 1FDD1 ALEAT图8-53、F

21、DD Independent模式AD9361的TX和RX在FDD模式下允许工作在同一载波频率下，这就使得FDD模式不局限于仅适用在全双工系统中。像wifi、蓝牙这样的半双工系统，也可以使用FDD模式来避开TDD模式下PLL稳定时间较长的问题。而假如FDD模式，TX、RX工作在同一频率，则会导致发送和接收的相互干扰，此时我们就需要TX、RX支持开关。而本小节的FDD Independent模式便支持收发开关独立控制，功能开关是ENSMConfig2 D7比特。功能开启后，可通过 TXNRX ENABLE共同控制TX、RX的开启关闭， 控制逻辑如表8-3所示。表8-3Pin LevelD$ripticnENABLE low.Ftx and Tx signal chains dibled Q卩erateTXNRX lowlike ALE町 state)ENABLE high,Rx signal *l lwi.lik RM? vtTti这个模式下，收发关闭后，状态机是不会跳转到FDD FLUSH犬态的，因此用户使用时要