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文档简介

1、EDA技术参考实验报告实验名称： 数字频率计的设计及实现 指导老师： 沈晓峰 2013年11月实验任务四1、 实验题目：数字频率计的设计及实现2、 实验要求：1) 用VHDL完成8位数字频率计的设计, 该频率计要求频率测量范围：1 Hz 20 MHz；测量误差0.1%；具有清零复位功能；频率测量结果用八位数码管稳定显示；用VHDL设计七段LED译码显示电路；2) 用实验系统箱实现该频率计，并用数码管显示所测的频率值。下载该程序验证程序是否正确；3、 实验目的：1) 学会数字频率计的设计方法2) 掌握自顶向下的设计方法，体会其优越性；参考实验报告四一 实验原理与内容1.测频原理若某一信号在T秒时

2、间里重复变化了N 次，则根据频率的定义可知该信号的频率fs 为：fs=N/T 通常测量时间T取1秒或它的十进制时间。频率计方框图如下：1） 时基T 产生电路：提供准确的计数时间T。晶振产生一个振荡频率稳定的脉冲，通过分频整形、门控双稳后，产生所需宽度的基准时间T的脉冲，又称闸门时间脉冲。注意：分频器一般采用计数器完成，计数器的模即为分频比。2） 计数脉冲形成电路：将被测信号变换为可计数的窄脉冲，其输出受闸门脉冲的控制。3） 计数显示电路：对被测信号进行计数，显示被测信号的频率。计数器一般采用多位10 进制计数器；控制逻辑电路控制计数的工作程序：准备、计数、显示、复位和准备下一次测量。2、具体实

3、现：1) 测频控制逻辑电路（以1 秒为例）2） 产生一个1秒脉宽的周期信号；3） 对计数器的每一位计数使能进行控制；4） 完成下一次测量前的计数器复位；以下是一种可能的时序关系：5） 10 进制计数器要求具有计数使能端CNTEN、复位端CLR、进位输出端CO。3、组件例化图（方框图）：注意：用8个十进制计数器实现1MHz 计数。二 设计文件及编译处理（一）十进制计数器的基本原理u 计数器在每个时钟的上升沿自加，并且具有自动进位输出的管脚1) 计数模块的程序2) 计数模块的时序仿真图中的清零和使能信号均发挥作用图中clk为参考时钟； EN为计数使能信号；RESET为测频清零信号。CO为进位信号，CQ表示当前计数的状态（二）时基T 产生电路的基本原理通过将20M的信号进行分频得到1HZ的基准信号，分频原理为计数分频3) 基准信号模块的程序（四）控制部分电路的基本原理通过1HZ的基准信号控制十进制计数器的使能和清零，计算在1HZ内得到的输入信号的个数即为频率l 基准信号模块的程序（四）显示部分的基本原理关于数码管的显示已经在实验2和实验3中做过详细的讨论（五）整体电路的基本原理（六）整体电路的功能仿真由于要进行一秒分频，所以计算机计算量庞大，暂时无法给出三 总结及心得通过本次实验，系统的了解的测频率的原理，掌握了多个模块各自用VHDL设计并生成symbol文件，之后

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