FPGA设计实验指导书

1、FPGA设计实验指导书安全操作注意事项1、 接插下载电缆前，请务必关闭实验箱开关，避免损坏下载电缆或实验箱器件。2、 操作过程中应防止静电。3、 保持实验箱和电路板的表面清洁。4、 小心轻放，避免不必要的硬件损伤或者人身受伤。实验箱简介实验一 Quartus ii软件的操作使用一、实验目的 1、 熟悉Quartus II软件的使用； 2、 掌握用原理图输入法和硬件描述语言（Verilog HDL）两种方法来设计逻辑电路； 3、 通过电路的仿真及验证，进一步了解4选1数据选择器的功能； 二、实验内容1、用原理图输入法来设计4选1数据选择器参照按图1-1所示来编辑完成4选1数据选择器的原理图输入，

2、其中a、b、c、d 为数据输入端，sel1、sel0为控制输入端，q为4选1数据输出端。存盘仿真后，观察仿真波形，以验证数据选择器的功能。图1-1 4选1数据选择器原理图2、用Verilog HDL硬件描述语言来设计数据选择器用QuartusII中的文本编辑器，编辑输入4选1数据选择器源程序： (1)Verilog HDL的行为描述建模方式方式一：用case语句 程序中的a、b、c、d 依然为数据输入端，s1、s0为控制输入端，y为4选1数据输出端。存盘后进行仿真，并观察仿真波形，以验证数据选择器的功能。方式二：用if语句(2)Verilog HDL的数据流描述建模方式例一：例二：本题要求同（

3、1）(3)Verilog HDL的结构描述建模方式举例上图是2选一多路选择器的Verilog结构级描述建模方式。实验要求同上。三、实验仪器、设备及材料 电脑、EDA软件、实验箱、下载电缆。四、实验原理4选1数据选择器的原理框图及真值表如图1-2及表1-1所示，sel1:0可能出现四种组合情况： 00 01 10 11，它分别对应选通四个不同的数据输入a、b、c、d，从q端输出。结合以前所学数字电路的知识，可由真值表得出利用“与非门”实现的逻辑电路，进而可用QuartusII原理图输入方法，设计出该4选1数据选择器；如应用EDA技术所学的Verilog HDL硬件描述语言来描述该电路功能，即可设

4、计出该4选1数据选择器的源程序。dabcqsel1:0四选一电路图1-2 4选1数据选择器的原理框图五、重点、难点 本实验技术重点在于理解4选1数据选择器的功能后，用原理图输入法和硬件描述语言（Verilog HDL）两种方法来设计该逻辑电路。 其难点是要仿真出4选1数据选择器的波形，然后通过观测仿真波形，来验证该数据选择器的功能。六、实验步骤（一）原理图输入法的设计步骤：（1）进入Windows 操作系统，双击Quartus II图标，启动软件。1、 单击File New Project Wizard菜单，输入文件名路径与设计项目的名字mux41，点击finish, 完成设计项目建立。点击A

5、ssignment Device菜单，选择器件（本设计选用cyclone 系列的EP1C12Q240C8）。 2、启动菜单File New，选择Block Diagram/Schematic File，点OK，启动原理图编辑器。画出图1-1（具体方法见后面说明）。默认存盘名为mux41，保存。（2）设计的输入1. 在原理图空白处双击，会出现元件选择对话框，在name处输入元件名，点OK完成元件放置。依次放置4个三输入端与门（and3）、1个四输入端或门（or4），2个非门（not）器件、及6个输入端（input）、1个输入端（output）在原理图上；2. 添加连线到器件的管脚上 把鼠标移到元

6、件引脚附近，则鼠标光标自动由箭头变为十字，按住鼠标右键拖动，即可画出连线, 参照图1连好相应元件的输入、输出脚。3.保存原理图单击保存按钮。原理图文件出现在红色箭头所指的地方。（3）编译点击菜单栏上红色箭头所指的工具图标，完成编译。图1-3 编译（4）仿真设计文件 编译通过后，选择File/New，在弹出的对话框中点击选择Vector Waveform File，并点击OK，建立一个波形文件，如图1-4、图15所示，保存波形文件。图1-4图1-510、在图15左边的空白栏处点鼠标右键，选择insert Node or bus,如图16图16再点Node Finder,在波形文件加入输入输出端口

7、，如图1-7所示。图1711、对加入到波形文件中的输入端口进行初始值设置，并点击Processing/Start Simuliation进行仿真。查看仿真结果是否符合要求。12、仿真无误后，选择Assignments/Assing Pins对实验中用到的管脚进行绑定分配，如图1-7所示。图1-713、对于复用的引脚，需做进一步处理，使其成为通用I/O。14、最后再编译一次，编译无误后，用下载电缆通过JTAG接口将对应的dff2.sof文件下载到FPGA中。15、在实验系统中正确连线，观察实验结果是否与仿真结果相吻合。 （二）用Verilog HDL语言完成的设计步骤：（1）运行Quartus

8、II软件，先建立一个新的项目。（2）启动File New菜单命令（如图1-5）; 图1-5 新建文本文件的选择对话框（3）选择verilog hdl file，点击OK后，键入上面“二、实验内容”中的程序。（4）以默认文件名和路径保存。（5）参照原理图输入设计进行仿真，并观察仿真波形，以验证所设计电路的功能。七、实验报告要求1. 对于原理图设计要求有设计过程。2. 详细论述实验步骤。3. 给出原理图输入法和Verilog HDL语言设计两种方法的仿真波形。八、实验注意事项1. 使用原理图设计时，其文件名mux41.gdf要与仿真的波形文件名mux41.vwf相同，只是文件的后缀不同；使用Ver

9、ilog HDL语言设计时，其文件名(m4_1.V)要与模块名module m4_1( a, b, c, d, sel, q);相同，且仿真的波形文件名m4_1.vwf也要相同。2. 用原理图输入法和Verilog HDL语言两种方法所做的设计，一定要建两个不同的工程，最好放在不同的目录中，且目录名不要出现中文字符。3.在Waveform Editor仿真时，应先在菜单选项的Edit/ Grid Size中所弹出的对话框中将Grid Size:改为1.0us。九、思考题 1. 如何用设计好的4选1数据选择器，来实现8选1数据选择器的设计（用原理图输入法来设计），试给出设计与仿真的结果。 2.谈

10、谈使用原理图输入法和Verilog HDL语言设计两种方法的优劣心得。实验二 组合逻辑电路设计一、实验目的1、学习Verilog HDL基本语法；2、巩固Quartus II环境下的Verilog HDL编程设计的基础二、主要仪器设备EDA实验系统1台PC机三、实验内容1、设计一个四线至二线编码器，其真值表如下：表2.1 四线至二线编码器的真值表2、 设计一个2位信号的比较器，该比较器的电路符号如图2.1所示。图2.1 比较器电路符号引脚说明：A、B皆为二位信号；CLK为时钟脉冲输入；RST为清除控制信号。AGTB：当AB时，其值为1，否则为0；AEQB：当A=B时，其值为1，否则为0；ALT

11、B：当AB时，其值为1，否则为0；3、设计一个四位全加器。四、实验报告根据以上实验内容写出实验报告，包括程序设计，软件编译，管脚分配，硬件测试结果等内容。实验三 时序逻辑电路设计一、实验目的理解触发器概念，掌握时序器件的Verilog HDL语言程序设计的方法二、主要仪器设备EDA实验系统1台PC机三、实验内容设计以下内容：1、 基本的D触发器；2、 同步复位的D触发器；3、 异步复位的D触发器；4、 同步置位/复位的D触发器；四、实验报告根据以上实验内容写出实验报告，包括程序设计，管脚分配；并提交其仿真结果及分析。 实验四 一般计数器的设计及数码管显示一、实验目的1、学习计数器的设计、仿真和

12、硬件测试；2、掌握原理图与文本混合设计方法；3、学习硬件扫描显示电路的设计方法。二、主要仪器设备EDA/SOPC实验系统1台三、实验原理1、设计1个模为24的8421BCD码加法计数器。2、设计24分频时序电路。3、将分频或计数结果在数码管上显示。五、实验报告要求根据以上实验内容写出实验报告，包括仿真结果及分析、硬件实现、硬件测试等内容。实验五 正弦信号发生器的设计一、实验目的熟悉基于DDS的正弦信号发生器的基本工作原理二、主要仪器设备EDA/SOPC实验系统1台，示波器1台三、实验原理如图5-1所示为基本DDS结构，由相位累加器、相位调制器、正弦ROM查找表、D/A构成。相位累加器是整个DD

13、S的核心，完成相位累加运算。相位累加器的输入是相位增量，又由于与输出频率呈线性关系：，因此相位累加器的输入又可称为频率字输入。相位调制器接收相位累加器的相位输出，加上一个相位偏移量，用于信号的相位调制，不用时可以去掉，或者加一固定值。正弦ROM查找表完成的查表转换，也就是相位到幅度的转换，它的输入是相位调制器的输出，事实上就是ROM的地址。图5-1 DDS原理框图四、实验内容1、本实验要完成任务就是设计一个正弦信号发生器，用Verilog设计出同步寄存器、相位累加器等，正弦ROM查找表建议采用定制器件的方法完成，正弦ROM数据文件可以用C代码完成。2、（选做内容）改变ROM存放数据格式，使之为

14、方波或三角波，设计出可以输出包括正弦、三角及方波的DDS信号源。五、实验报告根据以上实验内容写出实验报告，包括仿真结果及分析、硬件实现、硬件测试等内容。实验六 ModelSim 仿真测试一、实验目的1、掌握一般计数器的ModelSim 仿真测试方法。二、主要仪器设备EDA实验系统1台PC机三、实验原理以下是2选一多路选择器的verilog结构描述程序：下面是它的测试模块：四、ModelSim仿真步骤见参考资料ModelSim操作简介五、实验内容试设计一个含异步复位、同步计数使能和可预置的十进制计数器，请写出它的Verilog 程序和test bench模块，并在ModelSim软件平台上进行仿

15、真测试。五、实验报告根据以上实验内容写出实验报告，包括verilog源程序和verilog test bench程序，并绘出仿真波形图，总结ModelSim仿真的主要工作流程。实验七 综合设计实验一、实验目的1、学习动态数码管的工作原理；2、实现FPGA对四位动态数码管的控制；3、学习设计硬件乐曲演奏电路以及相关的控制电路；3、熟悉模块化编程的操作流程。二、主要仪器设备EDA实验系统1台PC机三、实验内容（三选一）1、交通灯设计编写时序控制程序，实现东西、南北向的交通灯计数并亮灯的程序。东西、南北方向红灯、绿灯亮的时间各为30秒，黄灯亮时间为3秒；表7.1 交通灯控制器的状态转换表设计提示：（

16、1）为了实现计时，需要设计一个分频器子程序，输出周期为1秒的时钟信号；采用倒计时形式，需要设计减法计时器；（2）为了在七段数码管上正确显示十进制数据，需要设计一个译码器；（3）主程序使用case语句，采用有限状态机的方式设计。2、秒表的设计实现FPGA对四位动态数码管的控制，使其能够正常工作；应用四位动态数码管做为显示器件设计一个简单秒表。要求：（1）秒表的最小计时单位为0.1秒；（2）设计的秒表能够实现暂停和继续计时的功能。设计提示：需要设计3个模块，分别是分频模块、计时模块和数码管动态显示模块。3、乐曲硬件演奏电路设计实验内容要求及提示参考教材P200P202页四、实验报告根据以上实验内容

17、写出实验方案，包括程序设计，软件编译，仿真结果及分析，硬件测试等内容。选做实验一 秒表的设计一、实验目的1、实现FPGA对四位动态数码管的控制；2、熟悉模块化编程的操作流程二、主要仪器设备EDA/SOPC实验系统1台三、实验要求1、秒表的最小计时单位为0.1秒；2、设计的秒表能够实现暂停和继续计时的功能。五、实验报告根据以上实验内容写出实验报告，包括程序设计，软件编译，仿真结果及分析，硬件测试等内容。选做实验二 出租车计费器设计一、实验目的1了解出租车计费器的工作原理。2学会用Verilog HDL 语言编写正确的七段码管显示程序。3掌握用Verilog HDL编写复杂功能模块。4掌握电机测速

18、、显示电器、计数电路的设计方法。5熟悉状态机在数字系统设计中的应用二、主要仪器设备EDA/SOPC实验系统1台三、实验原理出租车计费器一般都是按公里计费，通常是起步价xx 元（xx 元可以行走2 公里），然后再是xx 元/公里。所以要完成一个出租车计费器，就要有两个计数单位，一个用来计公里，另外一个用来计费用。通常在出租车的轮子上都有传感器，用来记录车轮转动的圈数，而车轮子的周长是固定的，所以知道了圈数自然也就知道了里程。在这个实验中，就要模拟出租车计费器的工作过程，用直流电机模拟出租车轮子，通过传感器，可以得到电机每转一周输出一个脉冲波形。结果的显示用8 个七段码管，前四个显示里程，后四个显

19、示费用。在设计verilog 程序时，首先在复位信号的作用下将所有用到的寄存器进行清零，然后开始设定到起步价记录状态，在此状态时，在起步价规定的里程里都一直显示起步价，直到路程超过起步价规定的里程时，系统转移到每公里计费状态，此时每增加一公里，计费器增加相应的费用。为了便于显示，在编写过程中的数据用BCD 码来显示，这样就不存在数据格式转换的问题。比如表示一个三位数，那么就分别用四位二进制码来表示，当个位数字累加大于9时，将其清零，同时十位数字加1，依此类推。四、实验内容本实验要完成的任务就是设计一个简单的出租车计费器，要求是起步价3 元，准行1 公里，以后1 元/公里。显示部分的七段码管扫描

20、时钟选择时钟模块的1KHz，电机模块的跳线选择GND 端，这样通过旋钮电机模块的电位器，即可达到控制电机转速的目的。另外用按键模块的S1 来作为整个系统的复位按钮，每复位一次，计费器从头开始计费。直流电机用来模拟出租车的车轮子，没转动一圈认为是行走1 米，所以每旋转1000 圈，认为车子前进1 公里。系统设计是需要检测电机的转动情况，每转一周，计米计数器增加1。七段码管显示要求为前4 个显示里程，后3 个显示费用。五、实验报告根据以上实验内容写出实验报告，包括程序设计，软件编译，仿真结果及分析，硬件测试等内容。选做实验三 频率计的设计一、实验目的1 了解频率计的工作原理。2 体会FPGA 在数

21、字系统设计方面的灵活性。3 掌握Verilog HDL 在测量模块设计方面的技巧。二、主要仪器设备EDA/SOPC实验系统1台、信号源1台三、实验原理所谓频率就是周期性信号在单位时间（1s）内变化的次数。若在一定时间间隔T（也称闸门时间）内测得这个周期性信号的重复变化次数为N，则其频率可表示为fN/T由上面的表示式可以看到，若时间间隔T 取1s，则fN，但是这种频率计仅能测出频率大于或者等于1Hz 的情况，且频率越高，精度也越高。实际应用中，频率计的闸门时间十个可变量，当频率小于1Hz 是，闸门时间就要适当放大。本实验中为了简化实验代码，闸门时间固定为1s，闸门信号是一个0.5Hz 的方波，在

22、闸门有效（高电平）期间，对输入的脉冲进行计数，在闸门信号的下降沿时刻，所存当前的计数值，并且清零所有的频率计数器。由于闸门时间是1s（0.5Hz 方波），所以显示的频率是1s 钟更新一次，且显示的内容是闸门下降沿时锁存的值。在设计频率计的时候，八个七段码管最多可以显示99,999,999Hz，因此在设计时候用八个4 位二进制码（BCD 码）来表示，另外还必须有同样的八个4 位二进制码来对输入的频率进行计数，在闸门下降沿的时候，将后者的值锁存到前者的8 个寄存器中。另外为了读数方便，在显示时需要进行判断，假如频率的值小于1KHz 并且大于100Hz，那么只显示三位有效值，其他高位全部不显示。四、

23、实验内容本实验要完成的任务就是设计一个频率计，系统时钟选择实验箱时钟模模块的1KHz 时钟，闸门时间为1s（0.5Hz，需要对系统时钟进行2000 分频），在闸门为高电平期间，对输入的频率进行计数，当闸门变低的时候，记录当前的频率值，并将频率计数器清零，频率的显示每过2 秒刷新一次。频率计的输入从实验箱的观察模块的探针输入。五、实验报告根据以上实验内容写出实验报告，包括程序设计，软件编译，仿真结果及分析，硬件测试等内容。附 录FPGA接口对照表复位信号信号名称对应FPGA引脚RESET240串行接口（RS-232）信号名称对应FPGA引脚RXD1195TXD1128RXD2223TXD2222

24、VGA接口信号名称对应FPGA引脚R219G218B217HS216VS215PS/2接口信号名称对应FPGA引脚CLOCK214DATA213USB接口模块信号名称对应FPGA引脚DB0228DB1233DB2234DB3235DB4236DB5237DB6238DB7239A0227WR224RD225CS208INT207SUSPEND206LCD显示模块信号名称对应FPGA引脚DB0228DB1233DB2234DB3235DB4236DB5237DB6238DB7239C/D227WR224RD225CS226以太网接口模块信号名称对应FPGA引脚SA096/38SA195SA294

25、SA393SA488SA587SA686SA785SA884SA983SD098SD1100SD241SD3104SD4106SD5108SD6114SD7116SD899SD9101SD1047SD11105SD12107SD13113SD14115SD15117RD82WR23AEN79INT39RESET21LED显示模块信号名称对应FPGA引脚D1_198D1_299D1_3100D1_4101D1_541D1_647D1_7104D1_8105D2_1106D2_2107D2_3108D2_4113D2_5114D2_6115D2_7116D2_8117拨档开关信号名称对应FPGA引脚K1153K257K356K455K554K653K750K849按键模块信号名称对应FPGA引脚S166S265S364S463S562S661S760S859键盘阵列模块信号名称对应FPGA引脚ROW066ROW165ROW264ROW363COL06