数字系统设计实验报告

1、数字系统设计实验报告 班级：计算机 姓名： 学号： 计数器设计实验1、实验目的 1）学习计数器不同设计方法。 2）学习掌握vhdl中不同输出类型在具体应用时的区别（out、inout、buffer）。 3）学习掌握时序电路仿真方法。2、实验内容 1）采用vhdl设计方法，设计一个60进制计数器，采用bcd码输出。 2）给出上述设计的仿真结果。3、实验设备1）清华同方p 2.4g256m60g2）ise 6.2iwindows软件系统4、实验步骤1）创建工程2）程序输入3）仿真5、实验程序library ieee;use ieee.std_logic_1164.all;use ieee.std_

2、logic_arith.all;use ieee.std_logic_unsigned.all;entity cm isport(ai,bi,cin:in std_logic; si,cio: out std_logic);end cm;architecture behavioral of cm isbeginsi=(ai xor bi)xor cin;cio=(ai and bi)or(cin and ai)or(cin and bi);end behavioral;library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_ari

3、th.all;use ieee.std_logic_unsigned.all;- uncomment the following lines to use the declarations that are- provided for instantiating xilinx primitive components.-library unisim;-use unisim.vcomponents.all;entity mn isport(a,b:in std_logic_vector(3 downto 0); ci:in std_logic; co:out std_logic; s:out s

4、td_logic_vector(3 downto 0);end mn;architecture behavioral of mn iscomponent cmport(ai,bi,cin:in std_logic; si,cio:out std_logic);end component;signal carry:std_logic_vector(4 downto 0);begincarry(0)=ci;co=carry(4);add1: cm port map(a(0),b(0),carry(0),s(0),carry(1);add2: cm port map(a(1),b(1),carry(

5、1),s(1),carry(2);add3: cm port map(a(2),b(2),carry(2),s(2),carry(3);add4: cm port map(a(3),b(3),carry(3),s(3),carry(4);end behavioral;6、 实验仿真结果实验二、加法器设计实验1、实验目的 1)学习了解加法器工作原理。 2)学习用vhdl语言设计全加器的设计方法。 3)学习使用元件例化的方法设计多位加法器。2、实验原理 两个n位二进制数相加的过程，是从最低有效位开始相加，形成和数并传送进位最后得到结果。最低位只有加数和被加数相加，这种两个一位数相加称为半加；完成加

6、数、被加数、低位的进位数三个一位数相加称为全加。实现半加运算的电路称为半加器，实现全加运算的电路称为全加器。3、实验内容 1）用vhdl语言设计全加器。 2）用元件例化方法设计一个四位二进制加法器。4、实验设备 1）清华同方p 2.4g256m60g 2）ise 6.2iwindows软件系统5、实验步骤1）创建工程2）程序输入3）仿真6. 实验程序library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;- uncomment the follow

7、ing lines to use the declarations that are- provided for instantiating xilinx primitive components.-library unisim;-use unisim.vcomponents.all;entity fulladder is port(ai,bi,cin:in std_logic;si,cio:out std_logic);end fulladder;architecture behavioral of fulladder isbegin si=(ai xor bi) xor cin; cio=

8、(ai and bi)or(ai and cin)or(bi and cin);end behavioral;library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;- uncomment the following lines to use the declarations that are- provided for instantiating xilinx primitive components.-library unisim;-use u

9、nisim.vcomponents.all;entity four is port ( a,b : in std_logic_vector(3 downto 0); ci : in std_logic; co : out std_logic; s : out std_logic_vector(3 downto 0);end four;architecture behavioral of four iscomponent fulladder port(ai,bi,cin:in std_logic;si,cio:out std_logic);end component;signal carry:s

10、td_logic_vector(4 downto 0);begincarry(0)=ci;coa(i),bi=b(i),cin=carry(i),si=s(i),cio=carry(i+1);end generate gen;end behavioral;7.仿真结果数字系统设计第三次实验简易数字钟设计实验1、实验目的 1）学习vhdl语言源程序输入方法。 2）学习使用元件例化的方法设计简易数字钟。 3）进一步加深对仿真过程和仿真结果的理解。2、实验原理数字钟是对输入时基秒脉冲进行计数，依次输出秒数值、分数值、小时数值，从而确定时钟时间。3、实验内容 1）建立一个新的 工程。 2）在上述工程中

11、，采用vhdl语言的方 法设计上述简易数字钟。 3) 通过仿真来验证设计结果。4、 实验设备 1）清华同方p 2.4g256m60g 2）ise 6.2iwindows软件系统 3）多功能eda实验系统(v型)5、实验报告要求 1）实验目的、实验内容、实验设备、实验步骤。 2）写出设计程序。 3）画出简易数字钟的仿真波形。6源程序：use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;- uncomment the following lines to use the d

12、eclarations that are- provided for instantiating xilinx primitive components.-library unisim;-use unisim.vcomponents.all;entity counter24 is port ( en,clk,temp : in std_logic; qh,ql : out std_logic_vector(3 downto 0); qcc : out std_logic);end counter24;architecture behavioral of counter24 issignal t

13、emp_h:std_logic_vector(3 downto 0) := 0010;signal temp_l:std_logic_vector(3 downto 0) := 0011;beginprocess(en,clk)beginif clk=1and clkevent thenif en = 1 and temp=1thenif temp_l=0011and temp_h = 0010 thentemp_l = 0000;temp_h = 0000;elseif temp_l=1001 thentemp_l = 0000;temp_h = temp_h + 1;elsetemp_l

14、= temp_l + 1;end if;end if;end if;end if;end process;qh = temp_h;ql = temp_l;qcc = (not temp_l(3) and (not temp_l(2) and temp_l(1) and temp_l(0) and (not temp_h(3) and (not temp_h(2) and temp_h(1) and (not temp_h(0);end behavioral;library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all

15、;use ieee.std_logic_unsigned.all;- uncomment the following lines to use the declarations that are- provided for instantiating xilinx primitive components.-library unisim;-use unisim.vcomponents.all;entity counter60 is port ( clk, en,clr : in std_logic; qh,ql : out std_logic_vector (3 downto 0); qcc:

16、 out std_logic);end counter60;architecture behavioral of counter60 issignal qccl: std_logic;signal qtempl:std_logic_vector (3 downto 0) ;signal qtemph:std_logic_vector (3 downto 0) ;beginql=qtempl;qccl=qtempl(3) and not qtempl(2) and not qtempl(1) and qtempl(0) ;qh=qtemph;qcc=(not qtemph(3) and qtem

17、ph(2) and (not qtemph(1) and qtemph(0) and qtempl(3) and not qtempl(2) and not qtempl(1) and qtempl(0);p1:process(clk,en,clr)beginif clr=1 then qtempl=1000;elseif clkevent and clk=1 thenif en=1 thenif qtempl=1001 thenqtempl=0000;elseqtempl=qtempl+1;end if;end if;end if;end if;end process p1;p2:proce

18、ss(clk,clr)beginif clr=1 then qtemph=0101;elseif clkevent and clk=1 thenif qccl=1and en = 1 thenif qtemph=0101 thenqtemph=0000;elseqtemph=qtemph+1;end if;end if;end if;end if;end process p2;end behavioral;library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsign

19、ed.all;- uncomment the following lines to use the declarations that are- provided for instantiating xilinx primitive components.-library unisim;-use unisim.vcomponents.all;entity shuzizhong is port ( clr,enble,clk : in std_logic; output1,output2 : out std_logic_vector(3 downto 0); output3,output4 : out std_logic_vector(3 downto 0); output5,output6 : out std_logic_vector(3 downto 0); qcc : out std_logic);end shuzizhong;architecture behavioral of shuzizhong iscomponent