简易逻辑分析仪设计

1、辽辽 宁宁 工工 业业 大大 学学 电子综合设计与制作电子综合设计与制作 课程设计（论文）课程设计（论文） 题目：题目：简易逻辑分析仪简易逻辑分析仪 院（系）：院（系）： 电子与信息工程学院电子与信息工程学院 专业班级：专业班级： 电子电子081081 学学 号：号： 学生姓名：学生姓名： 东宇东宇 指导教师：指导教师： （签字） 起止时间：起止时间：2011.12.262011.12.262012.01.062012.01.06 课程设计（论文）任务及评语课程设计（论文）任务及评语 院（系）：电子与信息工程学院 教研室：电子信息工程 注：成绩：平时20% 论文质量60% 答辩20% 以百分制

2、计算 学 号学生姓名东宇专业班级电子081 课程设计 题目 简易逻辑分析仪 课程设计（论文）任务 任务和要求： 设计并制作一个 8 路数字信号发生器与简易逻辑分析仪。 （1）制作数字信号发生器 能产生 8 路可预置的循环移位逻辑信号序列，输出信号为 TTL 电平， 序列时钟频率为 100Hz，并能够重复输出。 （2）制作简易逻辑分析仪 a具有采集 8 路逻辑信号的功能，并可设置单级触发字。信号 采集的触发条件为各路被测信号电平与触发字所设定的逻辑状态相 同。在满足触发条件时，能对被测信号进行一次采集、存储。 b能利用模拟示波器清晰稳定地显示所采集到的 8 路信号波形， 并显示触发点位置。 c8

3、 位输入电路的输入阻抗大于 50k，其逻辑信号门限电压可 在 0.254V 范围内按 16 级变化，以适应各种输入信号的逻辑电平。 d每通道的存储深度为 20bit。 进度计划 1、布置任务，查阅资料，理解掌握系统的控制要求。 （1 天） 2、设计简易逻辑分析仪的系统接线图。 （2 天） 3、建立简易逻辑分析仪的框图。 （2 天） 4、绘制框图。 （2 天） 5、对系统进行仿真，确定 PID 控制参数，分析系统性能。 （2 天） 6、撰写、打印设计说明书（1天） 指导教师评语及成绩 平时： 论文质量： 答辩： 总成绩： 指导教师签字： 学生签字 年 月 日 摘 要 本系统的设计电路由 8 位数

4、字信号发生器电路、数据采集电路、功能控制系 统、显示电路四部分构成。8 位数字信号发生器电路：由单片机、液晶、按键等 元器件组成，可以产生 8 路循环移位逻辑信号序列，并能设定、调节并显示预置 值。数据采集电路：由单片机控制，含有 RAM 及 8 位输入电路等，能够采集并存 储输入的 8 位逻辑序列。功能控制系统：它也是由单片机控制，完成设定、显示、 调整系统各功能项的任务。显示电路：主要由可编程逻辑器件 CPLD 和电平移位 及扫描电路组成，用于将 RAM 中的 8 路逻辑序列取出，将其高速送入示波器稳定 显示。 关键词：可编程器件 CPLD；电平位移；扫描电路； 目 录 第第 1 1 章章

5、 绪论绪论 .1 1 1.1 逻辑分析仪在数字科技中的地位 .1 1.2 本文研究内容 .1 第第 2 2 章章 方案论证方案论证 .2 2 第第 3 3 章章 系统原理框图系统原理框图 .4 4 第第 4 4 章章 系统电路系统电路 .5 5 4.1 8 位数字信号发生器 .5 4.2 功能控制系统.5 4.3 数据采集电路.6 4.4 显示系统.6 第第 5 5 章章 系统软件设计系统软件设计 .7 7 第第 6 6 章章 调试过程及功能实现调试过程及功能实现 .1010 第第 7 7 章章 结果分析结果分析 .1212 第第 8 8 章章 总结总结 .1313 参考文献参考文献 .141

6、4 附录附录 1 1.1515 第 1 章 绪论 1.1 逻辑分析仪在数字科技中的地位 数字科技对检测仪器的需求 20 世纪 70 年代以来，大规模集成电路、可 编程逻辑器件、高速数据信号处理器和计算机技术等高新技术得到迅猛发展， 为解决数字设备、计算机及 VLSI 等电路在研制、生产、检修和维护中的测试 问题，出现了一类新的测试设备。因为其被测系统的信息载体主要是二进制数 据流，为区别于频域或时域的测量，把这一类测试统称为数据域 （DataDomain）测试，即有关数字系统的测试称为数据域测试。以离散时间或 事件出现的次序为自变量，状态值为因变量的函数关系属数据域范畴。因此数 据信息是由状态

7、空间概念、数据格式和数据源构成的。它与频域或时域的信息 不一样，具有以下一些特征： 1 数字信息几乎都是多位传输的。 2 数字信息是按时序传递的。 3 许多信号仅发生一次。有些信号虽然可以重复发生，但是它们是非周期性的。 4 造成系统出错的误码常混在一串正确的数据流中，实际上只有错误已经发生 以后才能辨认出来。 5 信号的速度变换范围很大（如高速运行的主机和低速的外围设备）系统的检 测不可能象对模拟系统那样。 1.2 本文研究内容 1具有采集 8 路逻辑信号的功能，并可设置单级触发字。信号采集的触发 条件为各路被测信号电平与触发字所设定的逻辑状态相同。在满足触发条件时， 能对被测信号进行一次采

8、集、存储。 2能利用模拟示波器清晰稳定地显示所采集到的 8 路信号波形，并显示触 发点位置。 38 位输入电路的输入阻抗大于 50k，其逻辑信号门限电压可在 0.254V 范围内按 16 级变化，以适应各种输入信号的逻辑电平。 4每通道的存储深度为 20bit。 第 2 章 方案论证 简易逻辑分析仪系统包括四个部分：（1）8 位数字信号发生器（2）数据 采集电路（3）功能控制电路（4）显示电路。整个系统框图如图（1）所示： 第一部分是 8 位数字信号发生器。本题要求能产生 8 路可预置的循环移位逻 辑信号序列，输出信号为 TTL 电平，序列时钟频率为 100Hz，并能够重复输出。 这里有两种方

9、案供选择：1、采用中、小规模器件实现；2、用单片机 AT89C52 来 完成。如果使用中、小规模器件，虽然不需要使用软件编程，但使用的芯片很多， 不仅电路复杂，而且由于电路内部接口信号烦琐，中间关联多，抗干扰能力差。 而单片机作为一个智能化的可编程器件，可以通过软件完成相关功能。因此，我 们采用方案 2 来完成 8 位数字信号发生器电路。 第二部分为功能控制系统。此系统实现控制简易逻辑分析仪的某些特殊功能。 有两种方案：1、用中小规模元件组成控制系统。2 用单片机 AT89C52 完成。如前 所述，与中、小规模元件组成的控制系统相比，单片机仅系统更加稳定，而且易 于操作。 因此方案 2 更合理

10、 第三部分数据采集电路的实现也有两种方案。方案 1：用单片 AT89C52 机完 成数据采集及存储。方案 2：用可编程逻辑器件 CPLD 来实现。由于题目要求采集 的是 100Hz 的低频时钟序列，用普通单片机可以轻松实现，不需要使用复杂的 CPLD 系统。所以，我们使用方案 1 实现数据采集电路。 第四部分显示系统也可以有两种方案：1、使用 CPLD 完成控制；2、用单片 机 AT89C52 实现控制。本题要求在示波器上清晰稳定地显示信号序列，显示系统 必须高速地从 RAM 中提取数据并传送到示波器的输入端口。普通的单片机数据传 送速率很难满足这个要求，AT89C52 也是一样。而可编程逻辑

11、器件 CPLD 工作速度 快，为 ns 量级，可以完成题中高速采样及显示工作。因此，这里选用方案 1。 经过论证，我们可以确立各部分电路的主控器件： 单片机 AT89C52（8 位数字发生器） 单片机 AT89C52（功能控制系统） 单片机 AT89C52（数据采集电路） 可编程逻辑器件 CPLD（显示电路） 第 3 章 系统原理框图 前面的方案论证为各个部分电路确立了主控器件。以此为基础，根据题目的 基本要求和发挥部分的需要，进一步完善各部分电路的具体实现，作出了此分析 仪的系统原理框图，如图（2）所示： 第 4 章 系统电路 根据前面的讨论，本系统需要设计的电路共四块，现在我们就每一块具体

12、电路进 行具体分析。 4.1 8 位数字信号发生器 具体电路如下图 依据题目要求，要产生 100Hz 循环移位逻辑信号序列，需要给 AT89C52 定时器设 定 10ms 中断，利用中断程序来实现这个目的。电路中使用了两个按键分别控制序 列的高 8 位和低 8 位。中文液晶显示器用来显示预置值的设定情况。 4.2 功能控制系统 本系统使用 AT89C52 设定触发字，送给采集系统，同时产生 16 选 1 的数字 控制信号，送给模拟开关 4067，以便从 0.25V4.0V 之间的 16 个等级选出一 级送到高速比较器，作为不同逻辑电平转换的参考电压。 4.3 数据采集电路。 本模块以 AT89

13、C52 为控制器，外接 RAM，采用分时复用的方式，进行数据的 采集。 4.4 显示系统 为了将 CPLD 还原的八路 TTL 逻辑电平清晰稳定地显示在逻辑示波器 上，首先需要将八路信号分别移位到不同的电平等级上。为此，我们采用 了 8 个 T 型电阻组成的网络来进行电平移位。T 型电阻的结构如下： 设 Vin=0 V 时，V0=V1； Vin=5V 时，V0=V2。 根据 KCL 原理，利用下列二元一次方程组求出 R1、R2： V1 / R0 = (5 V1) / R1 V1 / R2 V2 / R2 = (5 V2) / R0 (5 V2) / R1 其中，V1为脉冲序列的低电平，电压从

14、1V 开始，每路信号增加 0.1V。 V2为脉冲序列的高电平，电压为 V1 0.2V 设 R0 = 51K 解此方程组可得 R1、R2 列如下表： 1 路2 路3 路4 路5 路6 路7 路8 路 R1/K 10.007.6926.2505.2634.5454.0003.5713.226 R2/K 2.6322.8573.1253.4483.8464.3485.0005.882 V1/V1.01.31.61.92.22.52.83.1 V2/V1.21.51.82.12.42.73.03.3 其次，需要一个 8 路转换开关。在此采用了模拟开关 4051，通过一个 8 进 制计数器循环转换 8

15、个通道的信号。只要信号还原的速率和转换的速率符合一定 的关系，就能在模拟示波器上清晰的显示 8 路通道的信号。 第 5 章 系统软件设计 信号发生器内控制器的软件流程图如下： 采集系统的软件流程图为 用 VHDL 语言设计的数据还原电路顶层框图如下 第 6 章 调试过程及功能实现 系统的调试先分模块进行，最后进行整机调试。 （一）分模块调试 1、8 路信号源调试。 由信号源产生的 8 路循环移位逻辑信号序列按照题目要求接入 8 路显示电路 的输入端。输出端则接到示波器上。经过几次测试，模拟示波器上显示的波形基 本符合题目要求，测试波形如下： 2、采集电路调试，在采集电路数据输入部分加入标准信号

16、，由单片机将其 写入 RAM 指定的地址中，在将其读出后显示在 LED 显示。 3、显示电路的调试，调节 T 型电阻网络，用高精度电位器确定电阻阻值， 并进行微调，结果显示正常。 （二）整机电路的调试。 由电路整体连接电路后，经断电检测后，没发现短路、接地和开路现象，然 后进行整机上电测试。 （三）功能实现 （1）检测门限电压可调部分，能够完成题目要求。 （2）通过游标在示波器上显示触发位置，并由按键调节触发位置。 （3）由高频信号源产生窄脉冲，由二选一电路控制窄脉冲输出， 从而在示波器上显示时间标志线。 （4）由 CPLD 输出 8 位信号，用 LED 显示当前时间标志线上的 逻辑状态。 （

17、5）由单片机输入三级触发字，实现三级触发，从而完成题目要求 第 7 章 结果分析 1 设定信号序列预置值 55H，单级触发字 55H，门限电平为 2V。按单次触发 键后。示波器上显示的波形如下： 2 为了在示波器上同时显示 8 路信号，必须采用电平移位电路，采用 T 型电 阻网络， 。与此同时采用了 8 路模拟开关 4051 循环显示。为了使模拟开关自动切 换通道用 CPLD 制作了 8 位循环记数器。为了使门限电平可调制作了高精密度的 电阻分压网络，通过 16 选一模拟开关 4067 输出后送到高速比较器 LM393 上，输 入信号与之比较后送到单片机进行采集。 第 8 章 总结 我本次设计

18、简易逻辑分析仪是将由八位数字信号发生器、八位数据采集 系统、单片机系统和示波器显示扩展电路组成。八位数字信号发生器产生预 置的循环移位逻辑信号序列，并送入八位数据采集系统中去。单片机系统是 整个系统的核心部分，它控制着采集、数据处理、显示等功能。 简易逻辑 分析仪是既可显示波形，也可显示状态表。它是用单片机来实现的。单片机 具有性能高、速度快、体积小、价格低、稳定可靠、应用广泛、通用性强等 突出优点。但它还可以用 PLD 技术来实现，能够借助 PLD 高速实现和修 改功能性硬件，以极短的时间推出原形，进而实现 Internet 的远距离控制； 与此同时，由于 PLD 所具有的灵活性，现场可编程

19、特性使产品极容易由用 户自行配置，使其在维持硬件原有水平的同时，能够根据实际的需要或者变 化进行调整。在此次论文完成之际，我要向我的指导老师给予我的指导与帮 助表示感谢。 参考文献 1江波，叶丽.基于 51 单片机的简易逻辑分析仪J.广西大学学报（自然科 学版）2008 年 6 期 2咸德勇，张建，喻小虎.简易逻辑分析仪（D 题）J.电子世界.2009 年 7 期:2531 3黄任，杨芳芳，张万能.简易逻辑分析仪J.电子世界.2009 年 6 期:42- 48 4罗鹏，张文强，周斌.简易逻辑分析仪设计J.信息与电脑.2009 年 7 期 2530 5黄烁，梅忠义.简易逻辑分析仪设计，阜阳师范学

20、院学报：自然科学版 2010 年 2 期 6朱振华，楚晚琴。简易逻辑分析仪的设计与实现.实验室研究与探索 2001 年 4 月第 20 卷第 2 期 7孔冬莲，基于示波器现实的简易逻辑分析仪设计，鄂州大学学报 2006 年 3 期 8鲜永菊.示波器功能拓展电路：简易逻辑分析仪的研制，重亲邮电学院学 报:自然科学版 2000 年 1 期 附录附录 1 1 一、 单片机主要源程序 1、 数字信号发生器 #include #include #include #include #include #include void main(void) uchar i; uchar j; initial();

21、for(;) for(i=0 x02,j=0 x00;i0 x09;i+,j=j+2) WriteScr(0 xf0,i,0 x00,menuj-0 xa0,menuj+1-0 xa0,0 x04); if(signalword else WriteScr(0 xf9,0 x04,0 x10,(signalword4) if(signalword else WriteScr(0 xf9,0 x05,0 x10,(signalword void time0_int(void)interrupt 1 TH0=TH0NUM; TL0=TL0NUM; shiftword=_crol_(shiftwor

22、d,1); clkout=1; signal=shiftword; _nop_(); clkout=0; void int0(void)interrupt 0 GetKeyInput(); 2、功能控制 #include #include #include #include #include main() uchar i; EX0=1; IT0=1; EA=1; chufa=chufazi; for(;) write_(0,0 x0c); write_(0,0 x80); for(i=0;i10;i+) write_(1,menu1i); write_(1,0 x3a); if(chufazi

23、 else write_(1,(chufazi4) if(chufazi else write_(1,(chufazi write_(0,0 x90); for(i=0;i10;i+) write_(1,menu2i); write_(1,0 x3a); write_(1,menu34*menxian); write_(1,menu34*menxian+1); write_(1,menu34*menxian+2); write_(1,menu34*menxian+3); write_(1,0 x56); void int0(void)interrupt 0 GetKeyInput(); 3、数

24、据采集 #include #include #include #include void main(void) EX0=1; IT0=1; PX0=1; EX1=1; IT1=1; EA=1; for(;); void int0(void)interrupt 0 delay(3000); if(INT0=1) return; if(flag=0) flag=1; intrd=0; addrzi=0 x00; void int1(void)interrupt 2 if(flag=1) chufazi=chufa; caijizi=caiji; if(mmm=0) if(caijizi=chufa

25、zi) mmm=1; if(mmm=1) delay(100); if(addrzi20) address=addrzi; cs=0; _nop_(); wr=0; _nop_(); wr=1; _nop_(); cs=1; addrzi+; else flag=0; intrd=1; mmm=0; 二、VHDL 语言主要源程序 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity rd is port(clk4M,pdata,intrd:in std_logic; rami:in std_logic_vector(7 downto 0); cs,we,oe,tong:out std_logic; addr,dout:out std_logic_vector(7 downto 0); end r