EDA-课程设计报告书

1、电子设计自动化EDA课程设计报告书学号: 08057102班级：自动化081姓名：陈婷指导教师：刘伟一、设计思想2.二、设计步骤3.三、调试过程8.四、结果分析1.0五、心得体会11六、参考文献11、设计思想（一）、设计要求1、具有以 24 小时制时、分、秒记时、显示功能。2、具有整点报时功能，整点报时的同时 LED 花样显示。3、具有消零，调节小时，分钟功能。4、设计精度要求为 1s。（ 二 ） 、系统功能描述1. 、系统输入：调时、调分，清零信号，分别用按键开关 SETHOURSETMIN RESET空制； 计数时钟信号CLK采用2HZ时钟源，扫描时钟信号CLKDS采用32HZ时钟源 或更

2、高；2 、系统输出：8位八段共阴极数码管显示输出；LED花样显示输出；3、系统功能详细描述：计时：正常工作状态下，每日按 24 小时计时制，蜂鸣器无声，逢整点报时。 显示：要求采用扫描显示方式驱动 8 位 8 段数码管显示。 整点报时：蜂鸣器在“ 51”、“53”“55”“57”“59”秒发音，结束时为整 点；八、校时：在计时状态下，按下按键SETMINK定分钟，按下按键SETHOU设定小 时。三）设计思路1、分别写出六进制、十进制、二十四进制、清零、设置时分、 LED 译码部分， 在主体部分用元件例化语句计时，清零设置时分、 LED 译码，再加上扫描模块2、 将六进制、十进制、二十四进制、清

3、零、设置时分、 LED 译码、扫描模块 分模块写在一个主中（四）系统电路结构框图CLKRLSETSETMIN计时电路蜂鸣器、LED显示SEIHOUR控制电路扫描显示电路数字钟系统电跨结构框图二、设计步骤(一)各种进制的计时及时钟控制模块程序1、6进制library ieee;use ieee.stdo gic_1164.all;use ieee.std_logic_ un sig ned.all;en tity coun ter6 is port( clk,reset,set: in std_logic;ain:in stdo gic_vector(3 dow nto 0); aout: ou

4、t stdogic_vector(3 downto 0); co: out std_logic);end coun ter6;architecture art2 of coun ter6 is signal count:std_logic_vector(3 downto 0);beginprocess(clk)beginif (clkevent and clk=1)then if(reset=0)then count=0000; elsif(set=1)then count=ain; elsif (count=0101)then count=0000; co=1;else count=coun

5、t+1;co=0; end if;end if;end process;aout=count;end art2;2、10 进制library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity counter10 is port(clk,reset,set: in std_logic; ain:std_logic_vector(3 downto 0);aout:out std_logic_vector(3 downto 0); co:out std_logic);end counter10;archit

6、ecture art1 of counter10 issignal count:std_logic_vector(3 downto 0); beginprocess(clk)beginif(clkevent and clk=1) thenif(reset=0)then count=0000; elsif(set=1)then count=ain; elsif(count=1001) then count=0000;co=1;else count=count+1;co=0;end if;end if;end process; aout=count;end art1;3、24 进制ibrary i

7、eee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity counter24 isport( clk,reset,set: in std_logic; ainh:in std_logic_vector(3 downto 0); ainl:in std_logic_vector(3 downto 0); aout: out std_logic_vector(7 downto 0);end counter24; architecture art3 of counter24 is signal count:std_l

8、ogic_vector(7 downto 0);begin process(clk) begin if(clkevent and clk=1) then if(reset=0)then count=00000000;elsif(set=1)then count(7 downto 4)=ainh;count(3 downto 0)=ainl; elsif(count(7 downto 4)0011 ) thenif(count(7 downto 4)=0010 and count(3 downto 0)=0011) then count=00000000;elsif(count(3 downto

9、 0)=1001) then count(3 downto 0)=0000; count(7 downto 4)=count(7 downto 4)+1;else count(3 downto 0)=count(3 downto 0)+1; end if;end if;end if;-end if;end process;aout=count;end art3;(二)系统整体程序library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity clock isport(clk,b1,clks: in

10、std_logic;reset: in std_logic;setmin,sethour: in std_logic;minutell,minutehh,hourll,hourhh,b2:in std_logic_vector(3 downto 0); secondl,secondh:out std_logic_vector(3 downto 0);-second0,second2:out std_logic_vector(6 downto 0); minutel,minuteh:out std_logic_vector(3 downto 0);-minute0,minute2:out std

11、_logic_vector(6 downto 0); hourl,hourh:out std_logic_vector(3 downto 0);-hour0,hour2,dout:out std_logic_vector(6 downto 0); dout:out std_logic_vector(6 downto 0);s:out std_logic_vector(2 downto 0);singing,light: out std_logic);end clock;architecture art of clock iscomponent counter10 isport(clk,rese

12、t,set: in std_logic;ain:in std_logic_vector(3 downto 0);aout:out std_logic_vector(3 downto 0);co:out std_logic);end component;component counter6 isport(clk,reset,set: in std_logic;ain:in std_logic_vector(3 downto 0);aout:out std_logic_vector(3 downto 0);co:out std_logic);end component;component coun

13、ter24 isport(clk,reset,set: in std_logic;ainh,ainl:std_logic_vector(3 downto 0); aout:out std_logic_vector(7 downto 0); end component; component led7 is port(ain: in std_logic_vector(3 downto 0); aout:out std_logic_vector(6 downto 0); end component;signal cs0,cs1,cm0,cm1:std_logic;signal s0,s1,m0,m1

14、,h0,h1,cout:std_logic_vector(3 downto 0);signal h:std_logic_vector(7 downto 0);signal count:std_logic_vector(2 downto 0);beginh0=h(3 downto 0);h1clk,reset=reset,set=b1,ain=b2,aout=s0,co=cs0); u2:counter6 port map(clk=cs0,reset=reset,set=b1,ain=b2,aout=s1,co=cs1); u3:counter10port map(clk=cs1,reset=r

15、eset,set=setmin,ain=minutell,aout=m0,co=cm0); u4:counter6port map(clk=cm0,reset=reset,set=setmin,ain=minutehh,aout=m1,co=cm1); u5:counter24port map(clk=cm1,reset=reset,set=sethour,ainl=hourll,ainh=hourhh,aout=h); u6:led7 port map(ain=cout,aout=dout); secondl=s0;secondh=s1;minutel=m0;minuteh=m1;hourl

16、=h0;hourh=h1; process(m1,m0,s1,s0)beginif(m1=0101 and m0=1001 and s1=0101 and s0=1001) then singing=1;light=1;else singing=0;light=0; end if;end process; process(clks) begin if(clksevent and clks=1) then if (count=101) then count=000;else count=count+1;end if;s coutwhe n 010=whe n011=cout=s1; cout=m

17、0;s=010;coutwhe n101=cout=h0;cout cout=0000;end case;end if;end process;end art;二、调试过程（一）仿真波形1、6进制程序仿真波形Fit OObb*|*| T m* iGl-diiln：4ivil： ?为时0 Ons250 Qnv000 5晞7flD Qr$1 DueN1 5u1 7瞬n-allk y inn rfserl 0k 吉in 4V SDulH UiJOiJHUJUlJLTLLLTjTJTTTJTrirTTTJT rL rLrLruDODOai bijmoti i:uiui- ucjuudji tuuiuX

18、jjn XuiLuXiiuiyLODCi2、10进制程仿真波形SO OntOD.Oni750 a1 Dut1,SuKjf1 T6kif即k一-LrLrLTLrLrLrLr一rLrLrLrLrugrille0入日匚5b juinainij-iIinDQxmoi Xdi ididH xurDKimi |3m iqdi 1 ddididiii imco3、24进制程序仿真波形VslUA IDOOnsJDO.DnsBODjUns4Q0.Drs50D DnsBOQjQnETQD.OnsBjO.Ori59Q0 d 確Vu0 r iD0Dirt.BODOOOTOoaociMilDOXOKUO10D1OJjQ

19、MUonoroomKrariiooiI rorccr ooiocooi ”：oc4、系统程序仿真波形Fir 卩61 33Bji畑卯11*1*1 Tffif 1X0.9? Ui369 7us日畸i| htwiF: |347.Oni3Efl Siii3BD0lj1TO ! up.L3EO2vei3SO3JV350血36D Bufglh耳L 1111* rAitL1Q00Gmin=* &8i!houl0(二)分析问题1:u6:led7 port map(a in=sec on dl,aout=sec on dO); u7:led7 port map(a in=sec on dh,aout=sec o

20、n d1); u8:led7 port map(a in=minu tel,aout= minu te0); u9:led7 port map(a in=minu teh,aout= minu te1); u10:led7 port map(ain=hourl,aout=hour0); u11:led7 port map(ain=hourh,aout=hour1);问题分析：元件例化是并行语句，按此段代码 LDE 并行显示，每一个数码管都 需要八个端口，这样就需要八排插口，而试验箱只有一排端口。解 决 办 法 ： 采 用 扫 描 显 示 方 式 ， 修 改 程 序 为 ： u6:led7 po

21、rt map(ain=cout,aout=dout);问题 2:u1:counter10 port map(clk=clk,reset=reset, aout=s0,co=cs0); 问题分析：此元件例化中有 set,ain 两个端口没有用到解决办法：设置两个输入端口使set和ain为无效信号，设置 bl, b2,使set=b1,ain=b2, bl，b2类型必须分别与set和ain相同，在连线时可用拨码开 关将b1，b2置成相应状态。问题 3:对变量的多重赋值解决办法：设置中间信号问题 4:元件例化模块采用名称映射时两个变量的类型不相同 解决办法：名称映射的两变量类型应相同四、结果分析1、1

22、0 进制计数器分析：当 reset= 0 时，aout=000；当 set= 1 时， aout=ain(0011);当 reset= 1 且 set= 0 时，开始计数从“ 0000” 到“ 1001”，当 aout=“ 1001 ”时aout被置零，且进位Cov=1，计数器开始重新计数；2、6 进制计数器分析：当 reset= 0时， aout=0000； 当 set= 1 时， aout=ain(0101)； 当 reset= 1 且 set= 0 时，开始计数从“ 0000” 到“0101”，当 aout=“ 0101 ”时aout被置零，并开始重新计数；3、24 进制计数器 分析：当 reset= 0 时，aout=000；当 set= 1时， aout=ain(0101);当 reset= 1且 set= 0时，开始