基于51单片机和CPLD的等精度频率计

1、基于基于 5151 单片机和单片机和 CPLDCPLD 的等精度频率计的等精度频率计 目录 摘 要.1 1 前言.2 2 等精度频率测量原理分析.3 2.1 等精度频率测量原理.3 2.2 等精度频率测量的误差分析.4 3 系统方案.5 3.1 方案提出及比较.5 3.2 系统整体方案.6 3.3 单片机与 CPLD 连接方案.7 3.4 单片机定时及数据处理方案.8 3.5 CPLD 计数方案.9 4 方案实现.9 4.1 CPLD 设计.9 4.2 单片机设计.12 4.3 关键源代码分析.13 5 仿真及测试.14 5.1 仿真分析.14 5.2 测试结果与分析.15 6 致谢.16 参

2、考文献.17 基于 51 单片机和 CPLD 的等精度数字频率计 摘 要：在现代信号分析和处理领域中，高精度的频率测量具有非常重要的意 义。本文详细论述了一种基于 CPLD 和单片机的等精度数字频率计的设 计原理及过程，对 CPLD 和单片机的有关知识也作了简要介绍。本设计 用 51 单片机作为数据处理和控制的核心，利用可编程逻辑器件 ATF1504 设计相应的硬件电路，实现高精度的频率测量。 关键词：等精度 CPLD 单片机 定时器 中图分类号：TM935.13 FREQENCY METER FOR EQUAL PRECISI BASFD ON CPLD AND MCU * (*, *, C

3、hina) Abstract:Abstract: Frequency measurement is electronic measurement technology. In modern signal analysis and processing areas, high-precision measurement of frequency is very important. In this paper, we detail the design process on the same digital frequency accuracy, and also briefly introdu

4、ce CPLD and microcontroller-related knowledge. In the design, we use mini51 board as a development platform, using the programmable logic device ATF1504 to design the hardware circuit. KeyKey words:words: accuracy, CPLD, microcontroller, timer 基于单片机和 CPLD 的等精度数字频率计 1 前言 由于频率计能够快速准确的捕捉到被测信号频率的变化，频率计拥

5、有非常 广泛的应用范围。在传统的生产制造企业中，用户可以通过使用频率计能够迅 速的发现有故障的晶振产品，确保产品质量。在计量实验室中，频率计被用来 对各种电子测量设备的本地振荡器进行校准。在无线通讯测试中，频率计既可 以被用来对无线通讯基站的主时钟进行校准，还可以被用来对无线电台的跳频 信号和频率调制信号进行分析。在 CMOS 电路系列产品中，数字频率计是用量 最大、品种很多的产品，是计算机、通讯设备、音频视频等科研生产领域不可 缺少的测量仪器，并且与许多电参量的测量方案、测量结果都有十分密切的关 系。 另外，在生产过程中许多物理量，例如温度、压力、流量、液位、PH 值、 振动、位移、速度、加

6、速度，乃至各种气体的百分比成分等均用传感器转换成 信号频率，然后用数字频率计来测量，这些物理量往往需要相当精确的数据， 所以对频率计的精确度和误差稳定度的要求很高。因此，高精度频率计的设计 与研究具有很大的现实意义。 常用的直接测频方法主要有测频法和测周期法两种。测频法就是在确定的 闸门时间内，记录被测信号的变化周期数。测周期法需要有标准信号的频率， 在待测信号的一个周期内，记录标准频率的周期数得到待测频率。这两种方法 的计数值会产生1 个字误差，并且测试精度与计数器中记录的数值有关。为 了保证测试精度，一般对于低频信号采用测周期法；对于高频信号采用测频法， 因此测试时很不方便，所以人们提出等

7、精度测频方法。 等精度测频方法是在直接测频方法的基础上发展起来的。融合以上两种方 法的优点，可兼顾低频与高频信号，但较以上两种方法而言，等精度频率测量 有较高的测量精度，且误差不会随着被测信号频率的改变而改变。因为它的闸 门时间不是固定的值，而是被测信号周期的整数倍，即与被测信号同步，因此， 测除了对被测信号计数所产生1 个字误差，并且达到了在整个测试频段的等 精度测量。 2 等精度频率测量原理分析 2.1 等精度频率测量原理 频率测量一般原理：基准定时器加计数器，关键是如何实现高精度的基准 定时与计数器同步控制，常规依靠软件查询判断控制是很难达到精度要求的， 必须用硬件逻辑实现。等精度频率测

8、量原理框图如图 1 所示。 图 1 等精度频率测量原理框图 图中计数器 1 和计数器 2 是 2 个可控的 32Bit 计数器，EN 是它们的计数允 许信号端，高电平有效。基准定时器频率信号从计数器 1 的时钟输入端 CLK 输 入，设其频率为 Fb；待测信号经前端放大、限幅和整形后，从计数器 2 的 CLK 输入，测量频率为 Fx。 测量仿真波形图如图 2 所示。测量开始，t0 时刻单片机发出一个清零信号 CLR，使 2 个 32 b 的计数器和 D 触发器置 0，t1 时刻单片机再发出测量启动信 号 Gate，即使图中 D 触发器输入置数 D 为高电平，这时 D 触发器要一直等到 被测信号

9、的上升沿 t2 时刻，Q 端才被置 1，使计数器 1 和计数器 2 的 EN 同时 为 1，将启动计数器计数，系统进入计数允许周期。这时，计数器 1 和 2 分别 对被测信号和基准频率信号同时计数。当一段时间过后，t3 时刻单片机发出停 止信号，即 D 触发器置数 D 为低电平，但此时 2 个 32 b 的计数器仍然没有停 止计数，一直等到随后而至的被测信号的上升沿 t4 时刻到来时，才通过 D 触发 器将这 2 个计算器同时关闭。 Tc t0t1t2t3 dtdt t4 nTx 图 2 测量仿真波形图 由图所示的测频时序图可见，Gate 的宽度 Tc 和发生的时间都不会影响计 数使能信号，允

10、许计数的周期总是恰好等于待测信号 fx 的完整周期 nTx，这正 是确保 fx 在任何频率条件下都能保持恒定测量精度的关键。因为，此时 Gate 的宽度 Tc 改变以及随机的出现时间造成的误差 dt 最多只有基准时钟 fb 信号的 一个时钟周期，由于 fb 的信号是由高稳定度的（例如 100 MHz）晶体振荡器发 出的，所以任何时刻的绝对测量误差只有 1/（10 的 8 次方）s，这也是系统产 生主要的误差。 2.2 等精度频率测量的误差分析 设基准时钟信号频率为，待测信号频率的测量值为，实际值为，由于xfxef 计数的起停时间都是由待测信号的上升沿触发的，在 Tpr 时间内对待测信号的 计数

11、值无误差；在此时间内基准时钟信号的计数值与实际值最多相差一xNsN 个脉冲，即|et |1，则下式成立： ssxxNfNf )(etNfNfssxxe 所以有： )(etNNffsxsx 根据相对误差公式有： xexxexexefffff 代入整理得： （1） sxexeNetff 由上式（1）可以得出以下结论： 等精度测频方法测量精度与预置门宽度和基准频率有关，与被测信号的频 率无关6；增大预置门宽度Tpr或提高基准信号频率fs，可以增大Ns，减少测量 误差，提高测量精度； 3 系统方案 3.1 方案提出及比较 方案一：单片机单独完成，在单片机内部计数器以及软件共同控制下，在 设定时间内，利

12、用单片机内部的两个计数器分别对外部被测信号和内部时钟周 期信号进行同步计数，计数的结果暂存于单片机内部。在测量结束后，通过单 片机进行计算得到测量结果。 方案二：CLPD 单独用完成，应用 VHDL 硬件描述语言，利用 CLPD 内部 丰富的数据类型和层次化的结构模型， 对整个系统进行逻辑设计并用计算机仿 真，生成符合要求的、在电路结构上可实现的数字逻辑， 再下载到可编程逻辑 器件中， 即可完成设计任务。 方案三：单片机与 CPLD 共同完成，利用 CPLD 的高速、高可靠性，完成 待测信号的测量和基准时钟计数部分，利用单片机灵活的逻辑控制能力和强大 的数据处理能力，完成整个系统的控制及数据处

13、理。 由等精度测频原理知：若能精确地实现计数， 经过简单的乘除运算， 即 可得到待测频率。然而， 在兆赫兹级的计数， 一般的单片机就无能为力了， 而 CPLD 的时钟频率可达纳秒级， 完全可以实现其计数功能。因此方案一不理 想。但是，CPLD 内部资源本身就较少，在完成计数的同时，要 CPLD 完成兆 级以上的乘除运算， 需消耗更多的硬件资源， 而单片机在不受运行速度限制 时几乎不要增加任何成本，因此方案二也不理想。所以，方案三用 CPLD 完成 计数，用单片机完成控制、运算和显示最为理想。 3.2 系统整体方案 本系统主要由四部组成：控制部分、计数部分、数据处理部分及显示部分。 由于所用 C

14、PLD 芯片内资源较少，其内部只能设置一个 32 位计数器，用来测量 被测信号个数，另外一个计数器用单片机内部定时器。所以，各个硬件分工情 况为：CPLD 完成对被测信号的测量计数和总线设计；单片机完成对基准时钟 的计数和对整个测量系统的控制，包括对 CPLD 测量过程的控制、数据的缓存、 测量结果数据的处理和 LCD1602 的驱动；频率为 22.1184MHz 的标准晶振提 供系统的基准时钟信号和单片机的时钟电路；LCD1602 完成测量结果的显示。 系统设计原理图如图 3 所示。 图 3 系统设计原理图 （1）计数器 1 使用单片机内部定时器 0 作为计数器，对基准时钟计数。 （2）计数

15、器 2 为 CPLD 内部生成的 32 位计数器，对待测信号计数。 （3）基准时钟 fo，由单片机晶振提供，频率为 22.1184M/12。 （4）预置闸门由单片机 P0.1 输出，P0.0 为计数器 2 的清零信号，高电平 有效，P3.2 为计数器的使能信号，控制计数器 1 和计数器 2 计数的启动与停止。 （5）数据处理，扫描显示都由单片机软件程序实现。 （6）由 LCD1602 显示测量结果。定做各专业论文，如需全文可联系 QQ 系统的测量流程大致如下：首先，单片机发出清零信号，对外部 CPLD 计 数器（即图中计数器 2）清零，然后将内部定时器清零（即图中计数器 1），配 置成外部时钟

16、控制方式，然后发出计数启动信号，当启动信号置 1 和外部信 号上升沿到来时，计数器闸门打开，CPLD 内计数器和单片机定时器同时计数， 单片机通过查询计数器，判断计数时间，该计数时间必须小于外部 32bit 计数器 溢出时间，时间一到，单片机发出停止计数信号，启动信号关闭，此时当外部 信号上升沿到来时，计数器闸门关闭，CPLD 内计数器和单片机定时器停止计 数。然后，单片机读回外部计数结果和内部计数器计数结果，计算可得到被测 信号的频率，送 LCD 显示。 3.3 单片机与 CPLD 连接方案 单片机与 CPLD 之间可以根据需要，采用多种不同的接口方式，这里提出 一种总线接口方案，采用三总线

17、（数据、控制、地址）结构，如图 4 所示，双 向数据总线完成数据传输，单向控制总线和地址总线通过 CPLD 对外围对象控 制。 CPLD 单向控制总线 单向地址总线 双向数据总线 MCU P0 Wr Rd Ale A15 IO Ded.Input Global OE Global CLK Global Clear 图 4 单片机与 CPLD 总线结构的接口原理图 单片机 P0 口为双向数据总线，该 P0 口同 CPLD 的通用 IO 口连接，完成 数据和低 8 位地址传送；控制总线包括单片机读写控制总线 Rd 和 Wr，以及地 址锁存信号 Ale（Address Lock Enable），地址

18、总线 A15（P2.7）。控制总线和 地址线通过 CPLD 的全局输入信号引脚输入，包括全局时钟 Globle Clk，全局 清零输入 Global Clear，全局使能输入 Global OE，特定输入 Ded.Input。这些全 局信号同 CPLD 里面的每一个单元相连，当用外部的时钟来触发时，用这些信 号比用普通管脚速度快，保证信号到每个宏单元的延时相同并且延时最短。 这里就经典 51 系列单片机和 ATERAL 公司的 EPM7064 接口为例，设计单 片机通过 CPLD 实现地址锁存，地址译码译码，LCD、ADC0809、DAC0832 的 接口设计，实现灵活可扩展地址编码。电路如图

19、 5 所示。 IN3 1 IN4 2 IN5 3 IN6 4 IN7 5 START 6 EOC 7 D3 8 OE 9 CLK 10 VCC 11 REF+ 12 GND 13 D1 14 D2 15 REF- 16 D0 17 D4 18 D5 19 D6 20 D7 21 ALE 22 ADD C 23 ADD B 24 ADD A 25 IN0 26 IN1 27 IN2 28 U3ADC0809 P1.5 7 P1.6 8 P1.7 9 P3.0/RxD 11 P3.1/TxD 13 P3.2/INT0 14 P3.3/INT1 15 P3.4/T0 16 P3.5/T1 17 P3

20、.6/WR 18 P3.7/RD 19 P2.0/A8 24 P2.1/A9 25 P2.2/A10 26 P2.3/A11 27 P2.4/A12 28 P2.5/A13 29 P2.6/A14 30 P2.7/A15 31 ALE 33 P0.7/AD7 36 P0.6/AD6 37 P0.5/AD5 38 P0.4/AD4 39 P0.3/AD3 40 P0.2/AD2 41 P0.1/AD1 42 P0.0/AD0 43 P1.0 2 P1.1 3 P1.2 4 P1.3 5 P1.4 6 U189C5X IO 4 IO 5 IO 6 IO 8 IO 9 IO 11 IO 12 IO

21、14 IO 16 IO 17 IO 18 IO 19 IO 20 IO 21 IO 24 IO 25 IO 26 IO 27 IO 28 IO 29 IO 31 IO 33 IO 34 IO 36 IO 37 IO 39 IO 40 IO 41 Global Clk 43 Global Clear 1 Global OE 44 Ded.Input 2 U2EPM7064SLC44 P00 P01 P02 P03 P04 P05 P06 P07 P00 P01 P02 P03 P04 P05 P06 P07 P00 P01 P02 VCC VREF 8 RFB 9 IOUT1 11 IOUT2 12 DI7 13 DI6 14 DI5 15 DI4 16 DI0 7 CS 1 WR1 2 DI3 4 DI2 5 DI1 6 XFER 17 WR2 18 ILE