电子专业应聘笔试——数字电路

1、电子专业应聘笔试数字电路部分1. 同步电路和异步电路的区别是什么？答：同步电路是由时序电路(寄存器和各种触发器)和组合逻辑电路构成的电路，其所有操作都是在严格的时钟控制下完成的。这些时序电路共享同一个时钟clk，而所有的状态变化都是在时钟的上升沿(或下降沿)完成的。比如触发器，当上升延到来时，寄存器把d端的电平传到q输出端。异步电路主要是组合逻辑电路，用于产生地址译码器、fifo或ram的读写控制信号脉冲，但它同时也用在时序电路中，此时它没有统一的时钟，状态变化的时刻是不稳定的，通常输入信号只在电路处于稳定状态时才发生变化。也就是说一个时刻允许一个输入发生变化，以避免输入信号之间造成的竞争冒险

2、。2. 什么是同步逻辑和异步逻辑？答：同步逻辑是时钟之间有固定的因果关系。异步逻辑是各时钟之间没有固定的因果关系。3. 什么是组合逻辑电路和时序逻辑电路？答：数字电路根据逻辑功能的不同特点，可以分成两大类，一类叫组合逻辑电路（简称组合电路），另一类叫做时序逻辑电路（简称时序电路）。组合逻辑电路在逻辑功能上的特点是任意时刻的输出仅仅取决于该时刻的输入，与电路原来的状态无关。而时序逻辑电路在逻辑功能上的特点是任意时刻的输出不仅取决于当时的输入信号，而且还取决于电路原来的状态，或者说，还与以前的输入有关。4. 什么是线与逻辑，要实现它，在硬件特性上有什么具体要求？答：线与逻辑是两个输出信号相连可以实

3、现与的功能。在硬件上，要用oc门来实现，由于不用oc门可能使灌电流过大，而烧坏逻辑门。 同时在输出端口应加一个上拉电阻。oc门，又称集电极开路（漏极开路）与非门门电路，open collector（open drain）。为什么引入oc门？实际使用中，有时需要两个或两个以上与非门的输出端连接在同一条导线上，将这些与非门上的数据（状态电平）用同一条导线输送出去。因此，需要一种新的与非门电路-oc门来实现“线与逻辑”。oc门主要用于3个方面：1、实现与或非逻辑，用做电平转换，用做驱动器。由于oc门电路的输出管的集电极悬空，使用时需外接一个上拉电阻rp到电源vcc。oc门使用上拉电阻以输出高电平，此

4、外为了加大输出引脚的驱动能力，上拉电阻阻值的选择原则，从降低功耗及芯片的灌电流能力考虑应当足够大；从确保足够的驱动电流考虑应当足够小。2、线与逻辑，即两个输出端（包括两个以上）直接互连就可以实现“and”的逻辑功能。在总线传输等实际应用中需要多个门的输出端并联连接使用，而一般ttl门输出端并不能直接并接使用，否则这些门的输出管之间由于低阻抗形成很大的短路电流（灌电流），而烧坏器件。在硬件上，可用oc门或三态门（st门）来实现。 用oc门实现线与，应同时在输出端口应加一个上拉电阻。3、 三态门（st门）主要用在应用于多个门输出共享数据总线，为避免多个门输出同时占用数据总线，这些门的使能信号（en

5、）中只允许有一个为有效电平（如高电平），由于三态门的输出是推拉式的低阻输出，且不需接上拉（负载）电阻，所以开关速度比oc门快，常用三态门作为输出缓冲器。5. 什么是setup 和holdup时间？答：setup/hold time 是测试芯片对输入信号和时钟信号之间的时间要求。建立时间是指触发器的时钟信号上升沿到来以前，数据稳定不变的时间。输入信号应提前时钟上升沿（如上升沿有效）t时间到达芯片，这个t就是建立时间-setup time。如不满足setup time，这个数据就不能被这一时钟打入触发器，只有在下一个时钟上升沿，数据才能被打入触发器。保持时间是指触发器的时钟信号上升沿到来以后，数据

6、稳定不变的时间。如果holdtime不够，数据同样不能被打入触发器。6. 解释setup time和hold time的定义和在时钟信号延迟时的变化。答：setup/hold time 是测试芯片对输入信号和时钟信号之间的时间要求。建立时间是指触发 器的时钟信号上升沿到来以前，数据稳定不变的时间。输入信号应提前时钟上升沿（如上升沿有效）t时间到达芯片，这个t就是建立时间-setup time.如不满足setup time,这个数据就不能被这一时钟打入触发器，只有在下一个时钟上升沿，数据才能被打入触发器。 保持时间是指触发器的时钟信号上升沿到来以后，数据稳定不变的时间。如果hold time 不

7、够，数据同样不能被打入触发器。建立时间(setup time)和保持时间（hold time）。建立时间是指在时钟边沿前，数据信号需要保持不变的时间。保持时间是指时钟跳变边沿后数据信号需要保持不变的时间。如果不满足建立和保持时间的话，那么dff将不能正确地采样到数据，将会出现 metastability的情况。如果数据信号在时钟沿触发前后持续的时间均超过建立和保持时间，那么超过量就分别被称为建立时间裕量和保持时间裕量。7. 什么是竞争与冒险现象？怎样判断？如何消除？答：在组合逻辑中，由于门的输入信号通路中经过了不同的延时，导致到达该门的时间不一致叫竞争。产生毛刺叫冒险。如果布尔式中有相反的信号

8、则可能产生竞争和冒险现象。解决方法：一是添加布尔式的消去项，二是在芯片外部加电容。 用d触发器，格雷码计数器，同步电路等优秀的设计方案可以消除。8. 你知道那些常用逻辑电平？ttl与coms电平可以直接互连吗？答：常用逻辑电平：12v，5v，3.3v；ttl和cmos不可以直接互连，由于ttl是在0.3-3.6v之间，而cmos则是有在12v的有在5v的。cmos输出接到ttl是可以直接互连。ttl接到cmos需要在输出端口加一上拉电阻接到5v或者12v。9. 如何解决亚稳态？答：亚稳态是指触发器无法在某个规定时间段内达到一个可确认的状态。当一个触发器进入亚稳态时，既无法预测该单元的输出电平，

9、也无法预测何时输出才能稳定在某个正确的电平上。在这个稳定期间，触发器输出一些中间级电平，或者可能处于振荡状态，并且这种无用的输出电平可以沿信号通道上的各个触发器级联式传播下去。10. ic设计中同步复位与异步复位的区别。答：同步复位，就是当复位信号有效且在给定的时钟边沿到来时，触发器才被复位。换一句话说，即使复位信号有效，如果时钟脉冲边沿未到来，触发器也不会复位。异步复位则不同，一旦复位信号有效，触发器就立即复位。11. moore与meeley状态机的特征。答：两种典型的状态机是摩尔（moore）状态机和米立（mealy）状态机。摩尔有限状态机输出只与当前状态有关，与输入信号的当前值无关，是

10、严格的现态函数。在时钟脉冲的有效边沿作用后的有限个门延后，输出达到稳定值。即使在时钟周期内输入信号发生变化，输出也会保持稳定不变。从时序上看，moore状态机属于同步输出状态机。moore有限状态机最重要的特点就是将输入与输出信号隔离开来。mealy状态机的输出是现态和所有输入的函数，随输入变化而随时发生变化。从时序上看，mealy状态机属于异步输出状态机，它不依赖于时钟。14、 多时域设计中,如何处理信号跨时域。（南山之桥） 情况比较多，如果简单回答的话就是：跨时域的信号要经过同步器同步，防止亚稳态传播。例如：时钟域1中的一个信号，要送到时钟域2，那么在这个信号送到时钟域2之前，要先经过时钟

11、域2的同步器同步后，才能进入时钟域2。这个同步器就是两级d触发器，其时钟为时钟域2的时钟。这样做是怕时钟域1中的这个信号，可能不满足时钟域2中触发器的建立保持时间，而产生亚稳态，因为它们之间没有必然关系，是异步的。这样做只能防止亚稳态传播，但不能保证采进来的数据的正确性。所以通常只同步很少位数的信号。比如控制信号，或地址。当同步的是地址时，一般该地址应采用格雷码，因为格雷码每次只变一位，相当于每次只有一个同步器在起作用，这样可以降低出错概率，象异步fifo的设计中，比较读写地址的大小时，就是用这种方法。如果两个时钟域之间传送大量的数据，可以用异步fifo来解决问题15、给了reg的setup,

12、hold时间，求中间组合逻辑的delay范围。delay t+t2max,t3holdt1min+t2min17、给出某个一般时序电路的图，有tsetup,tdelay,tck-q,还有 clock的delay,写出决定最大时钟的因素，同时给出表达式。18、说说静态、动态时序模拟的优缺点。静态时序分析是采用穷尽分析方法来提取出整个电路存在的所有时序路径，计算信号在这些路径上的传播延时，检查信号的建立和保持时间是否满足时序要求，通过对最大路径延时和最小路径延时的分析，找出违背时序约束的错误。它不需要输入向量就能穷尽所有的路径，且运行速度很快、占用内存较少，不仅可以对芯片设计进行全面的时序功能检查

13、，而且还可利用时序分析的结果来优化设计，因此静态时序分析已经越来越多地被用到数字集成电路设计的验证中。动态时序模拟就是通常的仿真，因为不可能产生完备的测试向量，覆盖门级网表中的每一条路径。因此在动态时序分析中，无法暴露一些路径上可能存在的时序问题；20、给出一个门级的图，又给了各个门的传输延时，问关键路径是什么，还问给出输入，使得输出依赖于关键路径。21、逻辑方面数字电路的卡诺图化简，时序（同步异步差异），触发器有几种（区别，优点），全加器等等。22、卡诺图写出逻辑表达使。23、化简f(a,b,c,d)= m(1,3,4,5,10,11,12,13,14,15)的和。27、用mos管搭出一个二

14、输入与非门。29、画出not,nand,nor的符号，真值表，还有transistor level的电路。31、用一个二选一mux和一个inv实现异或。32、画出y=a*b+c的cmos电路图。33、用逻辑门和cmos电路实现ab+cd。35、利用4选1实现f(x,y,z)=xz+yz。36、给一个表达式f=xxxx+xxxx+xxxxx+xxxx用最少数量的与非门实现（实际上就是化简）。37、给出一个简单的由多个not,nand,nor组成的原理图，根据输入波形画出各点波形。38、为了实现逻辑（a xor b）or （c and d），请选用以下逻辑中的一种，并说明为什么？1）inv 2）a

15、nd 3）or 4）nand 5）nor 6）xor 答案：nand39、用与非门等设计全加法器。40、给出两个门电路让你分析异同。42、a,b,c,d,e进行投票，多数服从少数，输出是f（也就是如果a,b,c,d,e中1的个数比0多，那么f输出为1，否则f为0），用与非门实现，输入数目没有限制。43、用波形表示d触发器的功能。44、用传输门和倒向器搭一个边沿触发器。45、用逻辑们画出d触发器。46、画出dff的结构图,用verilog实现之。47、画出一种cmos的d锁存器的电路图和版图。48、d触发器和d锁存器的区别。49、简述latch和filp-flop的异同。50、latch和dff

16、的概念和区别。收集了一下网上资源，总结如下：1、latch由电平触发，非同步控制。在使能信号有效时latch相当于通路，在使能信号无效时latch保持输出状态。dff由时钟沿触发，同步控制。2、latch容易产生毛刺（glitch），dff则不易产生毛刺。3、如果使用门电路来搭建latch和dff，则latch消耗的门资源比dff要少，这是latch比dff优越的地方。所以，在asic中使用latch的集成度比dff高，但在fpga中正好相反，因为fpga中没有标准的latch单元，但有dff单元，一个latch需要多个le才能实现。4、latch将静态时序分析变得极为复杂。 一般的设计规则是

17、：在绝大多数设计中避免产生latch。它会让您设计的时序完蛋，并且它的隐蔽性很强，非老手不能查出。latch最大的危害在于不能过滤毛刺。这对于下一级电路是极其危险的。所以，只要能用d触发器的地方，就不用latch。 有些地方没有时钟，也只能用latch了。比如现在用一个clk接到latch的使能端(假设是高电平使能),这样需要的setup时间，就是数据在时钟的下降沿之前需要的时间，但是如果是一个dff，那么setup时间就是在时钟的上升沿需要的时间。这就说明如果数据晚于控制信号的情况下，只能用latch,这种情况就是，前面所提到的latch timing borrow。基本上相当于借了一个高电

18、平时间。也就是说，latch借的时间也是有限的。51、latch与register的区别,为什么现在多用register.行为级描述中latch如何产生的。52、用d触发器做个二分频的电路.又问什么是状态图。53、请画出用d触发器实现2倍分频的逻辑电路？54、怎样用d触发器、与或非门组成二分频电路？57、用d触发器做个4进制的计数。59、用你熟悉的设计方式设计一个可预置初值的7进制循环计数器，15进制的呢？ 60、数字电路设计当然必问verilog/vhdl，如设计计数器。65、请用hdl描述四位的全加法器、5分频电路。66、用verilog或vhdl写一段代码，实现10进制计数器。67、用v

19、erilog或vhdl写一段代码，实现消除一个glitch。69、描述一个交通信号灯的设计。73、画出可以检测10010串的状态图,并verilog实现之。1.现金的ram中，为何可用比5v低的中压来工作，是在硬体或软体上做?答：硬体。因半导体的制程技术进步，使ic的消耗功率越来越低。2.mov的性质，曾学过哪些软体？【台北科技大学】答：组合语言.3.什么是电子？【高雄第一科技大学】答：在原子的外层环绕的载子(带负电)。4.电子的速度有多快？【高雄第一科技大学】答：一般而言我们当成和光速一样快:3108 cm/s 5.安培是什么？【高雄第一科技大学】答：安培是法国的数学家与物理学家。我们以他的

20、名字来做为电流的单位。6.说明愣次定律。【高雄应用科技大学】答：因磁通变化而产生之感应电动，其方向为反抗原磁交链之变化: e = -n/t7.电晶体为何要供给偏压？【高雄应用科技大学】答：选择电晶体工作在何区域(饱和、工作、截止区三区)8.opa的特性。【南台科技大学】答：电压增益无限大(开环路增益)、频宽无限大、输入阻抗大、输出阻抗小、输入抵补电压为0cmrr无限大。9.空乏区之作用？【南台科技大学】答：阻止p型的多数载子电洞及n型的多数载子电子再相互的扩散。10.电路为什么要回授？【南台科技大学】答：增加电路的稳定度、增加电路频宽、降低杂讯.等的优点，但要牺牲电压增益。11.cmrr是什么

21、？【南台科技大学】答：共模拒斥比。cmrr=ad/ac ，越大代表越能够免除杂讯。12.解释何谓导体、半导体、绝缘体。【中原大学】答：导 体:其价电子数小于4 半导体:其价电子数等于4 绝缘体:其价电子数大于413.温度上升为何阻抗增大？【中原大学】答：因电子在一般金属中传导时，电子易受热而更活泼，导致温度上升，电子碰撞的次数增多，电阻增大。14.稽纳二极体有哪两种崩溃？【勤益技术学院】答：稽纳崩溃:利用外加电压产生之电场，将共键之价电子扯离共价键，产生更多的电子电洞对，以达崩溃。 累增崩溃:因热产生载体，降低位障从外加电压得到能量，互相碰撞，使其价键分裂，产生更多的电子电洞对。15.电源供给器有没有使用稽纳二极体？【勤益技术学院】答：有的，可以用来作为保护电路或稳压电路用。16.请说明如何使示波器之