数字逻辑课程设计D触发器的设计

1、课 程 设 计 报 告课程名称 数字逻辑课程设计 课 题 d触发器的设计 专 业 计算机科学与技术 班 级 计算机1002 学 号 201003010207 姓 名 唐自鸿 指导教师 刘洞波 陈华光 陈多2011年 12月 08日课程设计任务书课程名称 数字逻辑课程设计 课 题 d触发器的设计 专业班级 学生姓名 学 号 指导老师 审 批 任务书下达日期： 2011年 12月 08日任务完成日期： 2011年 12月 17日 目 录一设计内容与要求-二系统分析-三详细设计-四总结-五附录（源代码）-一、设计内容与设计要求1设计内容：本课程是一门专业实践课程，学生必修的课程。其目的和作用是使学生

2、能将已学过的数字电子系统设计、vhdl程序设计等知识综合运用于电子系统的设计中，掌握运用 vhdl或者verilog hdl设计电子系统的流程和方法，采用quartus ii等工具独立应该完成1个设计题目的设计、仿真与测试。加强和培养学生对电子系统的设计能力,培养学生理论联系实际的设计思想，训练学生综合运用数字逻辑课程的理论知识的能力，训练学生应用quartus ii进行实际数字系统设计与验证工作的能力，同时训练学生进行芯片编程和硬件试验的能力。题目一 4线-16线译码器电路设计；题目二 16选1选择器电路设计；题目三 4位输入数据的一般数值比较器电路设计题目四 10线-4线优先编码器的设计题

3、目五 8位全加器的设计题目六 rs触发器的设计；题目七 jk触发器的设计；题目八 d触发器的设计；题目九 十进制同步计数器的设计；题目十 t触发器的设计；每位同学根据自己学号除以10所得的余数加一，选择相应题号的课题。参考书目1eda技术与vhdl程序开发基础教程雷伏容,李俊,尹霞清华大学出版社978-7-302-22416-72010tp312vh/362vhdl 电路设计技术王道宪贺名臣刘伟国防工业出版社7-118-03352-92004tn702/623vhdl 实用技术潘松,王国栋7-810657-81065-290-72000tp312vh/14vhdl 语言100 例详解北京理工大

4、学asic研究所7-9006257-900625-02-x1999tp312vh/35vhdl编程与仿真王毅平等人民邮电出版社7-115-08641-9200073.9621/w38v6vhdl程序设计教程邢建平曾繁泰清华大学出版社7-302-11652-02005tp312vh/27/37vhdl电路设计雷伏容清华大学出版社7-302-14226-22006tn702/1852设计要求：l 课程设计报告规范课程设计报告应包含如下几个部分1) 功能描述说明设计器件的功能，包括真值表（功能表），函数表达式，逻辑电路图2) 详细设计按照vhdl语言开发流程写出整个开发的详细过程，可以根据如下步骤适

5、当导出程序，程序界面截图到课程设计报告对应模块。3) 调试分析以及设计体会a.仿真或程序下载调试（附界面截图）。b.设计过程中遇到的问题以及解决问题的方法。c.课程设计过程经验教训、心得体会。4) 书写格式见附带说明。5) 附录a.参考书目b.源程序清单（带注释）l 考核方式指导老师负责验收程序的运行结果，并结合学生的工作态度、实际动手能力、创新精神和设计报告等进行综合考评，并按优秀、良好、中等、及格和不及格五个等级给出每位同学的课程设计成绩。具体考核标准包含以下几个部分：1) 平时出勤 （占10%）2) 系统需求分析、功能设计、数据结构设计及程序总体结构合理与否（占10%）3) 程序能否完整

6、、准确地运行，个人能否独立、熟练地调试程序（占40%）4) 设计报告（占30%）5) 注意：不得抄袭他人的报告（或给他人抄袭），一旦发现，成绩为零分。6) 独立完成情况（占10%）。l 课程设计验收要求1) 运行所设计的系统。2) 回答有关问题。3) 提交课程设计报告纸质稿。4) 提交源程序或设计报告文档电子稿。5) 依内容的创新程度，完善程序情况及对程序讲解情况打分。二、进度安排上机时间：十五周周五14:00-18:00十六周周二14:00-18:00十六周周五 14:00-18:00附带说明：课程设计报告装订顺序：封面、任务书、目录、正文、评分、附件（程序清单）。 正文的格式:一级标题用3

7、号黑体,二级标题用四号宋体加粗,正文用小四号宋体;行距为22。正文的内容:一、课题的主要功能；二、详细设计；三、程序调试；四、总结；五、附件（所有程序的原代码，要求对程序写出必要的注释）。二、系统分析1.d触发器的功能 状态转移用表格的形式描述触发器在输入信号作用下，触发器的下一个稳定状态（次态）qn+1与触发器的原稳定状态（现态）qn和输入信号状态之间的关系。真值表setresetdckqnqn+1 010_10101_0111111110002.d触发器的状态方程qn+1=d3.逻辑电路图qq & & & &1dcp三、详细设计1、打开quartus软件，建立一个新的工程： （1） 如图1

8、-1 所示，运行quartus ii 软件。 2）单击菜单filenew project wizard. 3) 输入工程的路径、工程名以及顶层实体名。 4）单击next按钮，本实验没有包含已有文件，单击next按钮。 5）设置我们的器件信息。 6）单击next 2、 建立verilog hdl文件： 1）单击filenew菜单项，选择弹出窗口中的verilog hdl file项，单击ok按钮以建立打开空的verilog hdl文件。 2）在编辑窗口输入verilog hdl源文件并保存实体名，文件名必须和保存的顶层实体名必须一致。 3）编译工程 单击processing/start comp

9、liation开始编译，编译过程可能出现若干错误信息，参考提示原因改正程序直到完全正确能够进行编译为止。 3、 建立矢量波形文件 1）单击file/new命令，在弹出的窗口中找到 other file中的vactoe waveform file项打开矢量波形窗口。 2）双击窗口左边的空白区域，单击edit/end time设置时钟频率，单击edit/insert node and bus对话框。 3）单击node finder 按钮，打开以下对话框，选择filter下列表中的pins:all，并点击list按照以下列出的所有端口，通过按钮把这些端口加入到右面的窗口中，单击ok完成端口的添加4）

10、回到波形编辑窗口，对所有输入端口设置输入波形，具体可以通过左边的工具栏，或通过对信号的单击鼠标哟见的弹出式菜单中完成操作，最后保存次波形文件。 4、进行功能仿真 1）单击assignmentssettings.,在弹出对话框将simiulation mode 设置为functional,即功能仿真。指定仿真波形文件后单击ok完成设置。 2）单击processinggenetate functional simulation netlist以获得功能仿真网络表。 3）单击processingstart simulation进入仿真页面。 5、进入时序仿真 如果功能仿真无误，可以进入时序仿真，时序

11、仿真是增加了相关延迟的仿真，是最接近实际情况的仿真。1） 单击assignmentssettings,在弹出对话框中将simulation mode设置为timeing即时仿真。指定仿真波形文件后单击ok完成设置。2） 单击processingstart simulation进入到仿真界面。6、器件的下载（一）指定器件引脚：单击assignmentsassingnments plns 为每一个引脚赋值当我们分配引脚完成后，选择filesave 菜单，将创建的图形文件保存。选择toolscompiler tool 菜单，出现如图1-10 所示的编辑工具界面。点击“start”按钮开始对此工程进行

12、逻辑分析、综合适配、时序分析等。(二)分配引脚及下载到开发板芯片 如果设计正确则如图1-10 所示完全通过各种编译，如果有错误则返回图形编辑工作区域进行修改，直至完全通过编译为止。图1-10 编辑工具界面（1）选择assignmentsassignment editor 菜单，在如图1-11 所示的assignment editor窗口中选择pin 标签页，在edit 中选择输入/输出引脚及对应的cpld 引脚(2) 引脚分配完成后，选择toolscompiler tool 菜单，在如图1-10 所示的编辑工具界面中点击“start”按钮，对此工程进行逻辑分析、综合适配、时序分析等。完成后可选

13、择assignmentstiming closure floorplan 菜单，观察引脚分配的结果。经过编辑后会生成可以配置到cpld 的pof 文件，此时就可以将设计配置到芯片中。(3) 使用tdn-cm+实验系统及cpld 开发板，如图1-12 所示进行实验接线，将下载电缆插入cpld 开发板的jtag 下载接口中。仔细检查确保接线无误后打开电源。(4) 在quartus ii 软件中，选择toolsprogrammer 菜单，出现如图1-13 所示的编程配置界面。点击“add file”按钮添加需要配置的pof 文件，选中program/configure，点击“start”按钮就可以对

14、芯片进行配置。1、 新建工程（如图） 2、 保存并编辑源程序 new project wizard3、编译并检测原程序compier toolreport and start compilation4、模拟前的准备工作制作网表（netlist）5、设置波形图(vector waveform file)6、时序模拟edit(end time)7、edit（insert/insert note and bus.）然后在点击node finder8、 simulator tool99、report10、配置引脚（assignments/ assignments pins）三、调试程序 问题以及解决问

15、题的方法： 调试程序时程序有很多错误，主要是文件名、实体名和触发器的顶级实体名不一致导致程序进行 start compliation 错误，改正就好了。四总结 通过一个星期的的课设，虽然比较累但也学到一些知识：1、 触发器是数字系统中非常重要的器件，它应用于有记忆功能的逻辑电路之中。不同的触发器在状态的变化有不同的动作特点，用verilog hdl语言描述时，需要分析真值表，掌握其触发方式，结合触发器本身的特点充分应用if语句，让程序简单易读。2、 d触发器只有一个激励端，d触发器具有存储的特性，在每一个触发脉冲作用后，输出将激励端（d端）信号保存起来，因此d触发器常作为数据寄存器。这一点在程序的设计中叶应该特别注意。3、 在程序的编写过程中，我们应该首先分析各个端口的优先级顺序，这一点就可以利用if语句首先进行判断。这一点是用vhdl语言进行设计数字逻辑电力的共同点，是我们学习过程中必须掌握的内容。在此次