数字设计实验三

1、实验三利用msi设计组合逻辑电路一、实验目的1 .熟悉编码器、译码器、数据选择器等组合逻辑功能模块的功能与使用方法。2 .掌握用msi设计的组合逻辑电路的方法。 二、实验仪器及器件1 .数字电路实验箱、数字万用表、示波器。2 .器件：74ls00, 74ls197, 74ls138, 74ls151 三、实验预习1 .复习常用组合逻辑电路工作原理和设计方法，及与之相应的msi功能表及其使用方法。2 .复习采用中规模集成电路实现组合逻辑电路的方法，如使用译码器和数 据选择器实现组合逻辑电路。四、实验原理中规模的器件，如译码器、数据选择器等，它们本身是为实现某种逻辑功能 而设计的，但由于它们的一些

2、特点，我们也可以用它们来实现任意逻辑函数。1 .用译码器现实组合逻辑电路当附加控制门gs的输出为高电平（s=1）时,（一）为3线-8线译码器译码器是将每个输入的二进制代码译成对应的输出高、低电平信号。如图可由逻辑图写出。=s2&s0二错误!=s2s1s0=错误!=s2s1s0=错误!=s2&so=错误!错误了乘我到引用源 未找到引用源。错误未找到引用源未找到引用源。错误未找到引用源 未找到引用源。错误t忘及到引用源 未找到引用源。错误！未找到引用源=s2s1s0=错误！未找到引用源错误到引用源。=s2siso=错误！未找到引用源。错误m找到引用源。=s2sis0=错误！未找到引用源。错误我到引

3、用源。=s2siso=错误！未找到引用源。图（一）3线-8线译码器74ls138从上式可看出。y0-y7同时又是s2、si、s0这三个变量的全部最小项的译码输出。所以这种译码器也叫最小项译码器。如果将 s2、si、s0当作逻辑函数的输 入变量，则可利用附加的门电路将这些最小项适当的组合起来， 便可产生任何形 式的三变量组合逻辑函数。例如可以使用3线-8线译码器74ls138实现全加器。列出真值表如表（一）所示。a、b是加数与被加数，cn是低位向本位的进 位，s为本位和，cn+i位是本位向高位的进位。由真值表可得全加器的最小项之 和表达式。s = abcn-abcn-abcn + abcn;而小

4、也.而4.五7c 1rh= a b cn + abcn-abcn abcn 二记* ni?令74ls138的输入s2=a, si=b, so=cn,在其输出端附加两个与非门，按 上述全加器的逻辑函数表达式连接。即可实现全加器功能。如图（二）所示。a b cn s cn+10 00 00 10 11 01 01 11 10 0010111a b cn 图（二）74ls138实现全加器逻辑图表（一）全加器真值2 .用数据选择器实现组合逻辑电路数据选择器的功能是从一组输入数据中选出某一个信号输出。或称为多路开 关。如图（三）为双四选一数据选择器 74ls153逻辑图。yi和y2为两个独立的输出端，s

5、1和区为附加控制端用于控制电路工作状态和扩展功能。ai、ao为地址输入端。dio、dil、d12、d13或d20、d21、d22、d23为数据输入端。通过选定不同的地址代码即可从4个数据输入端选出要的一个，并送到输出端y。输出逻辑式w成_y1=a iao?dio+aiao?dii+aiao?di2+aiao?di3 ?si其简化真值表如表（二）所小表（二）74ls153的真值表图（三）双4选1数据选择器74ls153从上述可知，如果将 ai、ao作为两个输入变量，同时令 dio、d11、d12、 d13为第三个输入变量的适当状态（包括原变量、反变量、 0和1）,就可以在数 据选择器的输出端产生

6、任何形式的三变量组合逻辑电路。例如可以使用双4选1数据选择器实现二进制全减器。全减器的真值表如表（三）。其中 a和b为减数与被减数，bn为低位向本 位的借位，d为本位差，bn-1为向高位的借位。由真值表可写出全减器的最小项 表达式。d=abb n+abb n+abb n+abb nbn-1 = abb n+ab ?1 +ab ?0+abb n设a、b为数据选择器的地址端即 a尸a , ao=b ,将d和bn-i转换成数据选 择器逻辑函数形式。d=a1aobn +aiaobn+a1a0bn +aiaobnbn-1= alaobn +a1a0? 1 +aiao?0 +aia0bn将上式与数据选择器

7、逻辑函数比较可得：dio=bn, dn=bn? d12=bn, di3=bnd加二bn, dj1 1 d2工二0, 0及二bn可得二进制全减器逻辑图如图（四）所示。a b bnd bn-1dbq.i图（匹）全减器逻辑图表（三）全减器真值表五、实验内容1.数据分配器与数据选择器功能相反。它是将一路信号送到地址选择信号 指定的输出。如输入为d,地址信号为a、b、c,可将d按地址分配到八路输 出fo、fi、f2、f3、f4、f5、f6、f70其真值表如表（四）所示。试用 3线-8线 译码器74ls138实现该电路。将74ls197连接成八进制作为电路的输入信号源， 将q3q2q1分别与a、b、c连接

8、，d接模拟开关，静态检测正确后，用示波器 观察并记录d=1时，cp、a、b、c及fof7的波形。提示：将74ls138附加控制端g1作为数据输入端，即数据d可从g1输入， 同时令错误！未找到引用源。=错误！未找到引用源。=0, s2s1s0作为地址输入端，即可将g1送来的数据只能通过a2a1a0所指定的一根输出线反相后送出去abcrfi% f3 f4 erf，000d11111110011d11111101011d1111l011111d1111001111d11110111111d11110111111d11111111111d表（四）数据分配器真值表proteus原理图proteus输出图

9、形2. lu（logic unit ,逻辑单元）设计用八选一数据选择器151设计一个函数发生器电路它的功能如表（五）所示, 待静态测试检查电路工作正常后，进行动态测试。将 74ls197连接成十六进制 作为电路的输入信号源，用示波器观察并记录 cp、si、s0、a、b、y的波形。sisoy00a b01a-b10a田b11不表（五）函数发生器功能表proteus原理图proteus输出图形vsm logic analyser3. au(arithmetic unit ,算术单元)设计设计一个半加半减器，输入为s、a、b,其中s为功能选择口。当s=0时, 输出a+b及进位；当s=1时，输出a-b

10、及借位。s输入1输入2输出进/借位cn0aba+b进位1aba-b借位提示：画出真值表。根据真值表可用三种方法实现。(1)利用卡诺图化简后只使用门电路实现。(2)使用74ls138实现，可参照实验原理中全加器的设计。(3)使用74ls151实现，可分两次连线单独记录和/差结果、进/借位结果，或使用两块74ls151实现。proteus原理图proteus输出波形-j 1 nj-49 白？屈 1-juaaa4a以 4&口（此实验原理与alu设计中部分类似，故不做太多分析）4. alu（ arithmetic & logic unit,算术逻辑单元）用proteus设计一个六输入二输出的 alu。

11、六个输入包括三个控制端和三个数据输入端。控制端：s2、s1、s0决定alu的8种功能，其中指定6种功能为与、或、 非、异或、全加、全减，剩余功能自由拟定。数据输入端：当alu进行全加（全减）运算时，三个数据输入端分别为被 加数（被减数）、加数（减数）、进位（借位）。当 alu进行逻辑运算（与、 或、非、异或）时，三个数据输入端中的两个作为操作数的输入，另外一个可以 忽略（在设计报告中需指明）。输出端：当alu进行全加（全减）运算时，两个输出端分别为和（差）、 进位（借位）。当alu进行逻辑运算时，两个输出端为逻辑运算的结果和结果 的取反。输出指令s2s1i soyc 7进/借位）0d 0a与b

12、0001a或b0010a非001b非0100a异或b0101a同或b0110a+b+c进位111a - b-c借位提示：alu的输入端接6位计数器（000000111111的输出。proteus原理图1：使用一个 clock,接入一个 74ls197,产生3个信号 abc,由这三个信号经过 74ls138 可以产生一组实验一中类似的信号。2:从第一个74ls197的q3输出一个信号到第二个 74ls197中，由此产生信号 s2s1s0,并 接入产生y,c两个信号的两个 74ls151中，从而使得每一个 s2s1s0周期中都能产生 8个 abc的周期的信号，分别输出对应的波形。proteus输出

13、波形vsm logic analysermrwufe - jcuraors |dlsfifciy &ca*ecafmure fl群&如ion由于输出波形太复杂，我分成八段来解释：输出波形左边 8根线从左往右分别对应 cba的111, 110,101,100,011,010,001,000u6:a第二段：s2s1s0分别为0, 0, 1此时y=a+b ,输出波形如下：第三段：s2s1s0分别为0, 1, 0此时y=a非，输出波形如下74l820第五段：s2s1s0分别为1, 0, 0此时y=a异或b,输出波形如下：mduudrun9.u5b第四段：s2s1s0分别为0, 1, 1此时y=b非，输

14、出波形如下74ls201. u5:anuvu匚1,kj11_la01010101b00110011 tc0000 二111iso0000000otsi1111111i ts21111 -111iy0110100i tc0001011j1 i i第七段：s2s1s0分别为1, 1, 0此时y=a+b+c,c=进位，输出波形如下：c:第八段：s2s1s0分别为1, 1 , 1此时y=a-b-c , c二借位，输出波形如下这八段对应的表达式如下:垄i段a丫二小包力品孑的家纭丫山一史渡篇:瓢心语啸三段1 丫咛=而t就春川灰僧公堂 嗡揖隹;丫二小酢+取耳/修更：痛匚而bj *二癖嚷:短施 特必七仰犯必取二华产癖，戒十%:癖力其.以+学 物纥.彳二府十万外十种乙中生 第缸；二3修一a五.实验总结1、让我感受最深的就是proteus模拟实验，如果导线有很多很多条， 如alu实验里面74ls138的八条输出，如果一开始没有明确的目标, 一股脑地连线，很容易画得乱七八糟，如果实验结果出现了一点瑕疵 或者一点错误，那么我们很难找到问题所在。所以，我们连线要像课 本里面的方法那样，将导线先拉长，再接到其他输入，这样可以增加 效率，帮助我们理清思路，也可以让其他人看的时候一目了然，快速 明白我们的