多功能数字钟电路设计

1、学学 号：号： 27 课课 程程 设设 计计 题题 目目多功能数字钟电路设计多功能数字钟电路设计 学学 院院信息工程学院信息工程学院 专专 业业通信工程通信工程 班班 级级通信通信 0904 班班 姓姓 名名黄芬黄芬 指导教师指导教师刘雪冬刘雪冬 2011 年7月9日 课程设计任务书课程设计任务书 学生姓名：学生姓名： 黄芬黄芬 专业班级：专业班级： 通信工程通信工程 09040904 班班 指导教师：指导教师： 刘雪冬刘雪冬 工作单位：工作单位： 信息工程学院信息工程学院 题题 目目: : 多功能数字钟电路设计多功能数字钟电路设计 初始条件：初始条件： 数字电子技术基础知识 、模拟电子技术基

2、础知识、电子技术实验室、 NE555、74LS90、74LS48、7 段数码管。 要求完成的主要任务要求完成的主要任务: : （包括课程设计工作量及其技术要求，以及说明书撰写等具体要 求） 1. 完成本题目的理论设计，相关参数符号设计目的 2. 对理论设计方案进行实物测试或仿真分析，并与理论结果进行对比 3. 完成不少于 20 页的设计报告，详细说明理论设计过程以及测试/仿真分析 结果 时间安排：时间安排： 7.4： 理论设计 7.57.6：安装调试或仿真 7.7： 撰写报告 7.8： 答辩 指导教师签名：指导教师签名： 2011 年年 7 月月 1 日日 系主任签名： 2011 年 7 月

3、1 日 多功能数字钟电路设计多功能数字钟电路设计 1 设计要求 .1 1.1 基本要求.1 1.2 扩展功能 .1 2.2.系统原理框图系统原理框图 .1 1 3 方案设计与选择 .2 2 3.1 时间脉冲产生电路.2 3.1.1 振荡器的设计与选择 .2 3.1.1 振荡器的设计与选择 .2 3.2 时分秒计数器的设计时分秒计数器的设计 .2 3.2.1 分、秒计数部分设计.2 3.2.2 时计数部分设计.2 3.3 显示电路的设计.2 3.4 校时电路的设计校时电路的设计 .2 3.5 整点报时电路设计整点报时电路设计 .2 3.6 总体设计电路图总体设计电路图 .2 .2 3.23.2

4、分频设计分频设计.5 3.33.3 时分秒计数器的设计时分秒计数器的设计.5 3.3.1 时计数部分设计.6 3.3.2 分、秒计数部分设计.6 3.43.4 校时电路设计校时电路设计.7 3.53.5 整点报时电路设计整点报时电路设计.8 3.63.6 显示部分显示部分.8 3.73.7 总体设计电路图总体设计电路图.9 4、元器件的选择、元器件的选择 .11 4.14.1 振荡器振荡器 NE555NE555.11 4.1.1. NE555 的特点的特点.11 4.1.2 NE555 引脚位配置说明引脚位配置说明.11 4.24.2 计数器计数器 74LS9074LS90.12 4.34.3

5、 译码器译码器 74LS4874LS48.13 5、电路仿真、电路仿真.15 5.15.1 振荡器部分的仿真振荡器部分的仿真.15 5.1.1 NE555 输出结果仿真输出结果仿真.15 5.1.2 NE555 输出和电容输出和电容 C1 波形波形.15 5.25.2 分频器的仿真分频器的仿真.16 5.35.3 时间显示仿真时间显示仿真.17 5.45.4 整点报时、校时电路仿真整点报时、校时电路仿真.18 6 总结总结.19 附录附录 元件清单元件清单 .20 参考文献参考文献 .21 1 多功能数字钟电路设计要求 1.1 基本要求 （1）准确计时，以数字形式显示时，分，秒的时间。 （2）

6、小时电路“二十四翻一”，分电路和秒电路“六十翻一”。 （3）校正时间。 2.2 拓展要求 整点报时 2 多功能数字钟电路系统原理框图 时时显显示示器器分分显显示示器器秒秒显显示示器器 报报时时电电路路时时译译码码器器分分译译码码器器秒秒译译码码器器 是是计计数数器器分分计计数数器器秒秒计计数数器器 校校时时电电路路 振振荡荡器器分分频频器器 3 3 方案设计与选择方案设计与选择 3.1 时间脉冲产生电路 3.1.1 振荡器的设计与选择 振荡器是数字钟的核心。振荡器的稳定度及频率的精确度决定了数字钟 计时的准确程度。 方案一：由集成电路定时器 555 与 RC 组成的多谐振荡器作为时间标准信号源

7、。 图 1 555 与 RC 组成的多谐振荡器 方案二:选用石英晶体构成振荡器电路。石英晶体振荡器的作用是产生时间标准信号。 因此，一般采用石英晶体振荡器经过分频得到这一时间脉冲信号。如下图采用的 32768 晶体振荡电路,其频率为 32768Hz,然后再经过 15 分频电路可得到标准的 1Hz 的脉冲输出. R 的阻值,对于 TTL 门电路通常在 0.72K 之间;对于 CMOS 门则常在 10100M 之间。 图 2 石英晶体振荡器图 方案三：由集成逻辑门与 RC 组成的时钟源振荡器。由门电路组成的多谐振荡器的 振荡周期不仅与时间常数 RC 有关，而且还取决于门电路的阈值电压 VTH，由于

8、 VTH容易 受到温度、电源电压及干扰的影响，因此频率稳定性较差，只能用于对频率稳定性要 求不高的场合 图 3 门电路组成的多谐振荡器图 方案三的门电路组成的多谐振荡器频率稳定性较差，不适合作为脉冲发生器。方案三的门电路组成的多谐振荡器频率稳定性较差，不适合作为脉冲发生器。 方案二的石英晶体振荡器虽然稳定性好，但是输出信号的频率非常高，需要经过方案二的石英晶体振荡器虽然稳定性好，但是输出信号的频率非常高，需要经过 多级分频。多级分频。 方案一的方案一的 555555 定时器与定时器与 RCRC 组成的多谐振荡器适用于对稳定性要求不是特别高的组成的多谐振荡器适用于对稳定性要求不是特别高的 情况，

9、且情况，且 RCRC 选择恰当的时候可以产生选择恰当的时候可以产生 1KHZ1KHZ 的脉冲信号。的脉冲信号。 综合以上因素，选择方案一。综合以上因素，选择方案一。 参数确定参数确定： 555 定时器的脉冲时间是由于 RC 充放电确定的。根据三要素公式： 1 )( 1)0( 1)( 1)( 1 RC t eVcVcVctVc 充电过程的方程式： 1 1 ) 3 1 ( 3 2 RC t eVccVccVccVcc 充电时间为： 1)21(7 . 02ln)21(1 1 CRRCRRt 放电过程的方程式： 1 2 )0 3 2 (0 3 1 RC t eVccVcc 放电时间为： 127 . 0

10、2ln22 1 CRCRt 总时间为： f ttt 1 21 频率为： 121121 )2( 43 . 1 )2(7 . 0 11 CRRCRRt f 首先确定 C1=0.1uf，R2=5.1K，需要输出频率 f=1KHZ，将充放电时间算出，确定 电阻 R1。通过确定 R1=4.1K。 3.1.23.1.2 分频器的设计分频器的设计 分频器的工作目的主要有两个：第一，产生标准的秒脉冲。第二，是提供电路 工作所需要的信号，比如校时电路中用到的 10HZ，就是为了校时方便而设计。选择计 数器作为分频器，计数器有很多元件可以选择，但是要合理充分的利用，选择 3 片中 规模集成计数器 74LS90 可

11、以完成上诉功能，74LS90 是二五十进制计数器。因为 555 定时器产生 1KHZ 的信号，第一片的 Q3 输出 100HZ，第二片的 Q3 输出 10HZ， 第三片输出 1HZ。经过 3 次 1/10 分频后正好是 1HZ，为标准的秒输入脉冲。 电路图 下图： 图 4 分频电路 3.23.2 时分秒计数器的设计时分秒计数器的设计 3.2.1 分、秒计数部分设计 分和秒一样，都采用 60 进制计数，本设计选用 74LS90 作为计数器。设计电路图 如下图。当分（秒）计数部分的个位接受秒计数部分的信号（秒计数接受的信号为振 荡器经分频后输出的 1HZ 的标准脉冲） ，计数满 60 后向时计数部

12、分的十位给出一个进 位信号。分（秒）十位计数部分接受个位的进位信号并进行计数，计满 6 就想前一级 给出进位信号。当十位和个位计满 60 个数后计数器清零。计数规律是从 0059 00。 图 5 分、秒计数部分电路设计 3.3.1 时计数部分设计 时间计数设计为 24 进制计数，有多种计数器可供选择，本设计仍选 74LS90 作为计 数器。设计电路图下图。当时计数部分的个位接受分计数部分的信号，计数满 10 后向 时计数部分的十位给出一个进位信号。时十位计数部分接受个位的进位信号并进行计 数，当十位和个位计满 24 个数后计数器清零。计数规律是从 002300。 图 6 时计数部分电路 3.3

13、3.3 显示电路的设计显示电路的设计 显示部分有数码管和 BCD 数码管译码器 74LS48 组成。根据 74LS48 的特性设计 如下图所示电路。Q0-Q3 接受计数器输出的数据，按照数码管显示规律译码出可直接 输入数码管的数据，将时间实时显示出来。 图 7 数码管显示电路 3.43.4 校时电路的设计校时电路的设计 当数字钟接通电源或者计时出现错误时，需要校正时间，校时是数字钟应具备的基 本功能。一般的电子手表都具有时、分、秒等校时功能。为了电路简单，我们只对时 和分进行校时。校时电路要求在小时校正时不影响分和秒的正常计数，在分校时时不 影响秒和小时的计数。时校时电路和分校时电路都是一致的

14、，校时脉冲信号为 10HZ 脉冲，这样速度正好适中，适合校时。 图 8 校时电路 值得注意的是，由与非门构成的组合逻辑电路，在开关 S 闭合和打开的时候容易发 生抖动，从而使校时出现错误，对于这中情况要采取去抖的措施，接上电容就可以， 但是为了让去抖更有效，加上了由与非门组成的 RC 触发器。由此可以保证电路不会 有抖动现象。改进图如下图： 图 9 改进的校时电路 3.53.5 整点报时电路设计整点报时电路设计 设计原理图如下图 9，由图可知，当分十位 Q0Q1、分个位 Q0Q3、秒十位 Q0Q2 和秒个位 Q3 同时为“1”时，电路驱动 NPN 三极管，报时电路工作，即当分、秒时间 为 59

15、 分 58-59 秒两秒内蜂鸣器发出响声报时。 图 9 整点报时电路 3.63.6 总体设计电路图总体设计电路图 图 11 总体电路图 4、元器件的选择、元器件的选择 4.14.1 振荡器振荡器 NE555NE555 NE555 (Timer IC)大约在 1971由 Signetics Corporation 发布，在当时是唯一非常 快速且商业化的 Timer IC。 4.1.1. NE555 的特点的特点 1.只需简单的电阻器、电容器，即可完成特定的振荡延时作用。其延时范围极 广，可由几微秒至几小时之久。 2.它的操作电源范围极大，可与 TTL，CMOS 等逻辑闸配合，也就是它的输 出准位

16、及输入触发准位，均能与这些逻辑系列的高、低态组合。 3.其输出端的供给电流大，可直接推动多种自动控制的负载。 4.它的计时精确度高、温度稳定度佳，且价格便宜。 4.1.2 NE555 引脚位配置说明引脚位配置说明 如右图 NE555 接脚图 Pin 1 (接地) -地线(或共同接地) ，通常被连接到电路共同接 地。 Pin 2 (触发点) -这个脚位是触发 NE555 使其启动它的时间周 期。触发信号上缘电压须大于 2/3 VCC，下缘须低于 1/3 VCC 。 Pin 3 (输出) -当时间周期开始 555 的输出输出脚位，移至比 电源电压少 1.7 伏的高电位。周期的结束输出回到 O 伏左

17、右的低电位。 于高电位时的最大输出电流大约 200 mA 。 Pin 4 (重置) -一个低逻辑电位送至这个脚位时会重置定时器和使输出回到一个 低电位。它通常被接到正电源或忽略不用。 Pin 5 (控制) -这个接脚准许由外部电压改变触发和闸限电压。当计时器经营在 稳定或振荡的运作方式下,这输入能用来改变或调整输出频率。 Pin 6 (重置锁定) - Pin 6 重置锁定并使输出呈低态。当这个接脚的电压从 1/3 VCC 电压以下移至 2/3 VCC 以上时启动这个动作。 Pin 7 (放电) -这个接脚和主要的输出接脚有相同的电流输出能力，当输出为 ON 时为 LOW，对地为低阻抗，当输出为

18、 OFF 时为 HIGH，对地为高阻抗。 Pin 8 (V +) -这是 555 个计时器 IC 的正电源电压端。供应电压的范围是+4.5 伏 特(最小值)至+16 伏特(最大值)。 参数功能特性： 供应电压 4.5-18V 供应电3-6 mA 输出电225mA (max) 上升/下时间 100 ns .NE555 的相关应用: NE555 的作用范围很广，但一般多应用于单稳态多谐振荡器（Monostable Mutlivibrator）及无稳态多谐振荡器(Astable Multivibrator)。 4.24.2 计数器计数器 74LS9074LS90 74LS90 计数器是一种中规模二一

19、五-十进制计数器，下降沿触发，R0(1),R0(2)是清 零端，R9（1） ，R9(2)是置 9 端，CPA 和 QA 可组成一个二进制计数器，CPB 和 QBQCQD 组成五进制计数器；若把 QA 和 CPB 相连，脉冲从 CPA 输入，则构成 8421BCD 码十进制计数器。由 74LS90 的 truth table 可以看出，选择 74LS90 可以在数 字钟进位和清零上有极大的方便，不需要其他门电路辅助就能自己完成进位和清零。 图 12 74LS90 的连接图 表 1 74LS90 计数/复位真值表 表 2 74LS90 BCD 数码顺序 4.34.3 译码器译码器 74LS4874

20、LS48 74LS48 芯片是一种常用的七段数码管译码器驱动器，下面是 74LS48 的引脚图和 功能表。 图 13 74LS48 引脚图 表 3 74LS48 功能表 5、电路仿真、电路仿真 随着科技的发展， “计算机仿真技术”已成为许多设计部门重要的前期设计手段。 它具有设计灵活，结果、过程的统一的特点。可使设计时间大为缩短、耗资大为减少， 也可降低工程制造的风险。仿真软件有很多，multsim、protues 等都可以电路仿真。本 设计仿真过程是在 protues 平台上完成的。课程设计、毕业设计是学生走向就业的重要 实践环节。由于 PROTUES 提供了实验室无法相比的大量的元器件库，

21、提供了修改电 路设计的灵活性、提供了实验室在数量、质量上难以相比的虚拟仪器、仪表，因而也 提供了培养学生实践精神、创造精神的平台。 5.15.1 振荡器部分的仿真振荡器部分的仿真 5.1.1 NE555 输出结果仿真输出结果仿真 将示波器接到 NE555 的输出端 3 脚上。仿真结果如下图，图 14。由图可知，单位 时间宽度为 100us，一个周期的输出波形正好占据 10 个方格，所以 T=10*100us=1000us。f=1/T=1000HZ。符合设计要求。 图 14 NE555 输出波形图 5.1.2 NE555 输出和电容输出和电容 C1 波形波形 如图 15 所示，NE555 输出电

22、平是由 C1 充放电经比较电路后的结果。当 C1 电压小 于三分之一 Vcc 时 Vcc 给 C1 充电，波形上升，当 C1 充电到三分之二 Vcc 时，C1 通 过电阻和三极管对地放电，波形下降。 图 15 电容 C1 的波形 5.25.2 分频器的仿真分频器的仿真 图 16 分频电路仿真波形 上图中从上到下依次是 1KHZ、100HZ、10HZ、1HZ 的波形。从图中可以看出来， 波形的高低电平不标准，产生了形如充放电的波形。分析电路不难发现，这是正常的 情况，因为芯片的引脚接了负载，当芯片引脚从低电平置数为高电平时，引脚变高电 平，由于接上负载，该引脚要驱动负载，所以电平会慢慢变低，当引

23、脚与负载电平相 等时，即为零时，电平保持不变，一直到下一个置数改变才发生变化。当芯片引脚从 高电平置数为低电平时，由于置数前负载是高电平，当引脚变低电平后，负载的高电 平与引脚的低电平中和，使电平趋于零点位，直到下一次置数才改变。由此反复便形 成了如图所示的波形。 5.35.3 时间显示仿真时间显示仿真 1、计时中数码管的显示。 图 17 时间显示 2、计时中的电路，即将清零。 图 18 计时中的电路 3、计时归零，数字钟从新计时。 图 19 计时归零时的电路 5.45.4 整点报时、校时电路仿真整点报时、校时电路仿真 此部分在 protues 仿真文件包内进行。 校时仿真通过点击校时按钮达到

24、校时目的，当用点触式按键时，没点击一次，时 间向上加 1，直到校正时间为此。还可以使用长按键方法校正时间，当按住按键不放时， 被校时部分会以每秒增加 10 的速度向上增加，加快校时速度。 整点报时仿真，可利用分校时电路，将分显示调节为 59，由于没有秒校时电路，只 能等待秒计数到 58 时蜂鸣器开始发出声响报时，两秒后自动停止。即当时钟显示为 XX 59 58 时开始报时，到时钟显示 XX 00 00 时停止。 6 总结总结 通过这次数电课程设计，我对数字电路设计的知识有了更深一步的了解。通过这次 的课程设计，我熟悉了更多不同的数字芯片，比如 74LS90，74LS00，74LS48，数码管

25、等，这为我以后的电路设计打了一定的基础。在这次的设计中，我考虑了许多不同的 方案，做出过不同的选择，从理论上细致的比较各个方案的好坏，同时又充分的考虑 实际情况，以实际情况为主要，在此过程中学会了把理论和实际充分结合起来的思维 方式。在设计的过程中我采用了 MULTISIM 和 protues 仿真软件，通过这次的课程设 计使我对这个仿真软件的使用更加的熟练。通过对比实际的仿真结果和用仿真软件的 仿真结果，认识到了理论和实际的差距。认识到用工程的观点去解决实际问题的意义。 附录附录 元件清单元件清单 14蜂鸣器1 序号元件名称数量规格备注 1NE555 定时器1DIP 封装 274LS909D

26、IP 封装 374LS486DIP 封装 4共阴数码管6 5电阻15.1K 6电阻12K 7电位器15K 8导线若干 9瓷片电容40.1uf 1074LS003 1174LS082 12NPN 三极管19013 13按键2 参考文献参考文献 1 电子线路设计-实验-测试第三版，谢自美 主编，华中电子科技出版社 2006 年 2 电子课技术程设计指导书彭介华主编，高等教育出版社，2002 年 3 模拟电子线路 主编：谢沅清 出版社：成都电子科大 1999 年 4 高频电子线路第五版 主编：张肃文 出版社：高教出版社 2009 年 5 模拟电子电路设计性实验指导书 ，大连理工大学自编教材，2005

27、 年 6 电子技术动手实践：主编：崔瑞雪， 北京航空航天大学出版社2007 年 本科生课程设计成绩评定表本科生课程设计成绩评定表 姓姓 名名黄芬黄芬性性 别别女女 专业、班级专业、班级通信通信 0904 班班 课程设计题目：课程设计题目： 多功能数字钟电路设计 课程设计答辩或质疑记录：课程设计答辩或质疑记录： 1、简要说明一下电路设计的原理。 答：本设计是是利用计数器设计的简易多功能时钟，主要包括时间显示，时间 校正，整点报时等功能。首先利用 NE555 定时器产生 1KHZ 频率的方波，经过三个 十进制计数器分频后成为 1HZ 的标准时间脉冲，输入下一级的时间计时电路，时间 计时电路中秒、分为 60 进制，时为 24 进制，时间脉冲先后从秒计数器到分计数器 再到时计数器，并且每部分都输出到数码管显示当时时间，完成时间显示。电路还 利用与非门的阻截与导通的特性设置了校时电路，并且还加上了去抖电路，防止电 路抖动，导致的校时不成功。电路还设计了用蜂鸣器的报时电路。 2、说明一下此设计电路特点 答： 在这个方案设计的数字钟具有计时准确、电路运行稳定、校时方便、电 路简便的特点。 一般振荡器振荡频率越高，频率就越准确，本设计使振荡器产生 1KHZ 的频率，再经分频得到的秒脉冲。电路采取了保障的去抖措施，方便校时，设 计的主要计时芯片只