基于CPLDFPGA的出租车计费器

1、 本科生毕业论文（设计）装订线 题目： 基于cpld/fpga的出租车计费器 系 部 电子信息工程学院 学科门类 工 学 专 业 电子信息工程 学 号 姓 名 指导教师 2012 年 5 月 24 日232012届本科生毕业论文（设计）基于cpld/fpga的出租车计费器设计摘 要我国在70年代开始出现出租车，但那时的计费系统大都是国外进口的。这些计费系统不够准确，价格还十分昂贵。随着改革开放日益深入，出租车行业的发展势头已十分突出，国内各机械厂家纷纷推出国产计价器。随着城市旅游业的发展，出租车行业已成为城市的窗口，象征着一个城市的文明程度。本设计是采用vhdl硬件描述语言作为设计手段，采用自

2、顶向下的设计思路，得到一种出租车计价系统的硬件结构。通过在quartus ii软件中编译和下载测试，得到了仿真波形和关键的设计结果。文章首先简述了出租车计费系统的意义，发展现状以及vhdl语言的特点。接着介绍了出租车计费系统的设计要求，设计思路，并给出了总体设计框图。通过分析方框图绘出详细的模块电路流程图并写出程序源代码，将代码在quartus ii软件上进行编译仿真，波形基本符合设计要求。关键字：数字秒表 eda fpga vhdl quartus iiabstracttaxi appeared in china in the 1970s, and the taxi billing syst

3、ems are mostly imported. the billing system is not accurate enough, and the price is also very high. along with the reform and opening-up, taxi industry had a rapid development, and many domestic billing systems appeared. along with the development of tourism in the city, the taxi industry has becom

4、e a city window, a symbol of the civilization of a city degree. this design uses the vhdl design means and the top-down design ideas. and we get the hardware structure of the taxi billing system. after compilation and testing in quartus ii, we get the simulation waveform and the design results.this

5、article introduced the meaning and the development of the billing system. then it introduces the requirements and design ideas of billing system, and gives the block diagram of the overall design. according to the analysis of block diagram, we get the detailed module circuit flow charts and program

6、source code. after simulation and compiling in quartus ii, we get the satisfactory wave forms.key words: digital stop watch eda fpga vhdl quartus ii合肥师范学院2012届本科生毕业论文（设计）目 录一 绪论11.1课题来源及意义11.2国内外研究现状及趋势11.3 eda技术21.4硬件描述语言vhdl21.4.1 vhdl的简介21.4.2 vhdl语言的特点21.4.3 vhdl的设计流程3二 系统的设计流程52.1设计要求52.2 设计规划5

7、2.3 系统的原理图5三 系统模块设计73.1速度模块73.2计程模块73.3计时模块83.4计费模块8四 系统仿真94.1速度模块仿真94.2计程模块仿真94.3计时模块仿真104.4 计费模块仿真104.5 系统仿真10论文总结12参考文献14附录15 一 绪论1.1 课题来源及意义出租车计价器是乘客与司机双方的交易准则，它是出租车行业发展的重要标志，是出租车行业中最重要的工具，它关系着交易双方的利益1。具有良好性能的计价器无论是对广大出租车司机朋友还是乘客来说都是很必要的。因此，出租车计价器的研究是十分具有应用价值的。传统国内外出租车计费器多数由单片机实现，升级繁琐，成本高。以出租车多功

8、能计费器为例，传统的计费器常以mcs251系列单片机为其核心主控部件，如89c51rc2，lpd78f0034等，该系列的单片机工作频率一般不大于24mhz，而且可扩展的资源有限，最大能够扩展的程序空间和内存空间一般都只有64kb，很难胜任出租车多功能计费器的不断升级要求2。传统的计费器通常采用硬件模块化的设计结构，主要包括主控模块，电源模块，按键显示模块，防作弊及脉冲输入模块以及税控模块。在主控模块中又包括cpu 子模块，语音识别子模块，串口通信子模块，复位、看门狗及电源监控子模块，打印子模块等，硬件电路复杂，不利于系统功能升级， 容易在运营过程中产生干扰，影响系统的使用;并且由于分立器件多

9、，必然造成电源功耗大，芯片易发热，影响芯片的使用寿命3。基于fpga的出租车计费器不仅可以实现电子系统小型化、低功耗、高可靠性等目标，而且其开发周期短、开发软件投入少、芯片价格不断降低，能够满足小批量、多品种的产品需求，基于fpga的出租车计费器已成首选。计费系统在各大、中城市出租车中使用越来越广泛4。1.2 国内外研究现状及趋势目前市场上使用的出租车计费器主要采用的都是利用mcu如89c51单片机实现的计费器设计，显示方式上主要采用的是固定显示内容的led显示5。传统的出租车计费器由于发展使用了十几年，在稳定性、成本以及使用习惯上都具有一些优势，但是随着出租车价格市场化，我国加入wto以来主

10、导出租车行业成本的许多因素主要包括油价的波动，都对传统的出租车计费器提出了更高的要求6。近年来，各大城市都在对出租车价格进行调整，由于数量太多，很多城市的调价甚至需要一个月时间才能完成，经常会同一时间出现几个价格，有的城市出租车上还会出现司机人工计价的尴尬情形。这些都暴露了传统计费器灵活性和升级换代能力的不足7。此前有过很多人对租出车计费器系统做过不同的设计，包括用单片机，用arm,和可编程逻辑器件来设计实现完成过这一课题。而此次选做的毕业课题是“基于cpld/fpga的租出车计费器”，利用现在已经很成熟的可编程逻辑器件来实现这一计费系统，相对用51单片而言，会比较简单，这也同样体现出eda技

11、术上的优势9。其最突出的地方表现在最具现代电子设计技术特征的功能是日益强大的逻辑设计仿真测试技术。同时能将所有设计环节纳入统一的自上而下的设计方案中。基于eda技术上的种种优势，他人在做有关此课题时，首先选用的方案是基于eda技术的cpld或者fpga10。1.3 eda技术eda是指以计算机为工作平台，融合了应用电子技术、计算机技术、智能化技术的最新成果而开发出的电子cad通用软件包，它根据硬件描述语言hdl完成的设计文件，自动完成逻辑编译、化简、分割、综合、优化、布局布线及仿真，直至完成对于特定目标芯片的适配编译、逻辑映射和编程下载等工作。目前eda主要辅助进行三个方面的设计工作：ic设计

12、、电子电路设计和pcb设计。没有eda技术的支持，想要完成超大规模集成电路的设计制造是不可想象的；反过来，生产制造技术的不断进步又必将对eda技术提出新的要求11。1.4 硬件描述语言vhdl1.4.1 vhdl的简介硬件描述语言的发展座至今已有几十年的历史，并已成功地应用到系统的仿真、验证和设计、综合等方面。目前常用的硬件描述语言有vhdl、 veriloghdl 、abel等。其中veriloghdl起源于集成电路的设计，abel起源于可编程逻辑器件的设计，而vhdl则起源于vhsic计划，这是美国国防部于1980年制定的，目标是为下一代集成电路的设计和制造而定制一种新的描述方法。vhsi

13、c计划和同期的arpar（先进的计算机体系结构）计划，成为后来信息高速公路计划的基础。vhdl的英文全称为very-high-speed integrated circuit hardware description language,是ieee标准化的硬件描述语言，并且已经成为系统描述的国际公认标准，得到众多eda公司的支持12。vhdl有两个标准版本，最早是在1987年底，ieee公布了vhdl的标准版本ieee_1076。1993年，ieee对vhdl进行了修订，从更高的抽象层次和系统描述能力方面扩展了vhdl的内容，公布了新版本的vhdl，即ieee标准的10761993版本。这两种版

14、本在书写格式上有细微的差别，不过绝大部分eda软件都支持这两种版本的书写格式。1997年，能够同时描述数字和模拟集成电路的vhdl语言标准ieee1076.1发布，即vhdl-ams14。vhdl语言覆盖面广，描述能力强，能支持硬件的设计、验证、综合和测试，是一种多层次的硬件描述语言。其设计描述可以是描述电路具体组成的结构描述，也可以是描述电路功能的行为描述15。这些描述可以从最抽象的系统级直到最精确的逻辑级，甚至门级。运用vhdl语言设计系统一般采用自顶向下分层设计的方法，首先从系统级功能设计开始，对系统高层模块进行行为描述和功能仿真。系统的功能验证完成后，将抽象的高层设计自顶向下逐级细化，

15、直到与所用可编程逻辑器件相对应的逻辑描述。1.4.2 vhdl语言的特点vhdl是一种全方位的硬件描述语言，具有极强的描述能力，主要用于描述数字系统的结构，行为，功能和接口，能支持系统行为级、寄存器传输级和逻辑门级三个不同层次的设计，支持结构、数据流、行为三种描述形式的混合描述，覆盖面广，抽象能力强，因此在实际应用中越来越广泛。除了含有许多具有硬件特征的语句外，vhdl的语言形式和描述风格与句法是十分类似于一般的计算机高级语言。vhdl的程序结构特点是将一项工程设计或称设计实体（可以是一个元件，一个电路模块或一个系统）分成外部（或称可是部分,及端口)和内部（或称不可视部分），既涉及实体的内部功

16、能和算法完成部分16。在对一个设计实体定义了外部界面后，一旦其内部开发完成，其他的设计就可以直接调用这个实体。这种将设计实体分成内外部分的概念是vhdl系统设计的基本特点。应用vhdl进行工程设计的优点是多方面的：（1）作为硬件描述语言的第一个国际标准，vhdl具有很强的可移植性。（2）与其他的硬件描述语言相比，vhdl具有更强的行为描述能力，从而决定了他成为系统设计领域最佳的硬件描述语言。强大的行为描述能力是避开具体的器件结构，从逻辑行为上描述和设计大规模电子系统的重要保证。（3）vhdl丰富的仿真语句和库函数，随时可对设计进行仿真模拟，因而能将设计中逻辑上的错误消灭在组装之前，在大系统的设

17、计早期就能查验设计系统功能的可行性。（4）vhdl语句的行为描述能力和程序结构决定了他具有支持大规模设计的分解和已有设计的再利用功能。符合市场需求的大规模系统高效，高速的完成必须有多人甚至多个代发组共同并行工作才能实现。（5）对于用vhdl完成的一个确定的设计，可以利用eda工具进行逻辑综合和优化，并自动的把vhdl描述设计转变成门级网表。（6）vhdl对设计的描述具有相对独立性，设计者可以不懂硬件的结构，也不必管理最终设计实现的目标器件是什么，而进行独立的设计。（7）vhdl用源代码描述来进行复杂控制逻辑的设计，灵活又方便，同时也便于设计结果的交流、保存和重用17。在本设计中采用vhdl（v

18、hsic hardware description language）语言进行设计输入具有很多好处：作为一处标准的硬件描述语言，vhdl已在asic及pld设计中不断得到推广，它有良好的可移植性和灵活性，对电路参数的修改和电路性能的模拟也较为方便，尤其在描述很复杂的电路时比原理图输入法的优越性更大。例如，当我们要改变校验符号的数量或多项式时，若采用vhdl语言输入法，只需修改少量的vhdl语言源代码即可，而若采用原理图输入的方法，则改动起来就显得十分麻烦18。 1.4.3 vhdl的设计流程它主要包括以下几个步骤：(1) 文本编辑：用任何文本编辑器都可以进行，也可以用专用的hdl编辑环境。通常

19、vhdl文件保存为.vhd文件，verilog文件保存为.v文件(2) 功能仿真：将文件调入hdl仿真软件进行功能仿真，检查逻辑功能是否正确（也叫前仿真，对简单的设计可以跳过这一步，只在布线完成以后，进行时序仿真）(3) 逻辑综合：将源文件调入逻辑综合软件进行综合，即把语言综合成最简的布尔表达式。逻辑综合软件会生成.edf或.edif 的eda工业标准文件。(4) 布局布线：将.edf文件调入pld厂家提供的软件中进行布线，即把设计好的逻辑安放pld/fpga内。(5) 时序仿真：需要利用在布局布线中获得的精确参数，用仿真软件验证电路的时序。（也叫后仿真） 通常以上过程可以都在pld/fpga

20、厂家提供的开发工具。(6) 器件编程二 系统的设计流程2.1 设计要求本文拟设计一个出租车计费系统。其功能要求如下：计费标准为起步3元，车行3公里后为1.4元/公里，当计费达到20元后，每公里加收50%的车费，车停止每3分钟增加0.7元。车费显示出来，有一位小数。2.2 设计规划设计的关键在于计价block的设计。计价block可用组合逻辑去构建，也可用时序逻辑去构建。组合逻辑：公里和时间作为输入，价格为输出。由于是跳档方式计价，公里与时间的组合与价格是多对一的关系，实际上本质是一个二元函数，通过译码器实现比较困难。时序逻辑：让里程的档与档之间变换的时刻产生脉冲，让等待时间每满3分钟产生一个脉

21、冲，计价block的输入端为脉冲，每来一个脉冲，输出价格状态变一次，可实现设计。根据上面的分析，选择时序方式实现。那么，工程可分为三部分：里程，等待时间，计价。2.3 系统的原理图speed模块time模块kilometers模块kmmoney模块总费用总里程resetspstart图2-3 系统框图系统接收到reset信号后，总费用变为3元，同时其他计数器、寄存器等全部清零。系统接收到start信号后，首先把部分寄存器赋值，总费用不变，单价price寄存器通过对总费用的判断后赋为3元。其他寄存器和计数器等继续保持为0。速度模块：通过对速度信号sp的判断，决定变量kinside的值。kinsi

22、de即是行进100m所需要的时钟周期数，然后每行进100m，则产生一个脉冲clkout。计程模块：由于一个clkout信号代表行进100m，故通过对clkout计数，可以获得共行进的距离kmcount。计时模块：在汽车启动后，当遇到顾客等人或红灯时，出租车采用计时收费的方式。通过对速度信号sp的判断决定是否开始记录时间。当sp=0时，开始记录时间。当时间达到足够长时产生timecount脉冲，并重新计时。一个timecount脉冲相当于等待的时间达到了时间计费的长度。计费模块：由两个进程组成。其中，一个进程根据条件对enable和price赋值，当记录的距离达到3公里后enable变为1，开始

23、进行每公里收费，当总费用大于20元后，则单价price由原来的1.4元每公里变成2.1元每公里；第二个进程在每个时钟周期判断timeout和clkout的值。当其为1时，则在总费用上加上相应的费用。三 系统模块设计根据以上分析，本系统主要包含以下模块：3.1 速度模块速度模块首先根据start信号判断是否开始计费，然后根据输入的速度档位sp的判断，确定行驶100m所需要的时钟数，每前进100m，输出一个clkout信号。同时由cnt对clk进行计数，当cnt等于kinside时，把clkout信号置1，cnt清0。vhdl语言程序见附录，模块原件符号如下。图3-1 速度模块3.2 计程模块此模

24、块主要用于记录行进的距离。通过对clkout信号的计数，可以计算行驶的距离kmcount。一个clkout脉冲相当于行进100m所以只要记录clkout的脉冲数目即可确定共行进的距离。kmcount1为十分位，kmcount2为个位，kmcount3为十位，分别为十进制数。vhdl语言程序见附录，模块原件符号如下。图3-2 计程模块3.3 计时模块该模块主要用于计时收费，记录计程车速度为0的时间（如等待红灯）。通过对sp信号的判断，当sp=0，开始记录时间。当时间达到足够长时，产生timecount脉冲，并重新计时。vhdl语言程序见附录，模块原件符号如下。 图3-3 计时模块3.4 计费模块

25、计费模块可分为kmmoney1和kmmoney2两个进程。计费模块kmmoney1用于产生enable和price信号。当记录距离达到3km后，enable信号为1，开始进行每公里收费。当总费用大于20元后，单价price由原来的1.4元变成2.1元，用作计时收费。通过对sp信号的判断，当sp=0，开始记录时间。当时间达到足够长时，产生timecount脉冲，并重新计时。计费模块kmmoney2用于判断timecount和clkout的值，当其为1时，总费用加1。最终输出为总费用。vhdl语言程序见附录，模块原件符号如下。图3-4 计费模块四 系统仿真将各个功能模块的vhdl语言程序输入到qu

26、artus 进行仿真，得到的仿真波形图如下：4.1 速度模块仿真速度模块的仿真波形图如图4-1所示。该模块根据出租车所处的运行状态和不同的形式速度，对相应数目的时钟周期进行计数，车每行驶100m时输出信号clkout输出高电平。图4-1 速度模块仿真波形图4.2 计程模块仿真计程模块的仿真波形如图4-2所示。图中，当reset信号有效时，系统复位清零；否则，对输入信号clkout进行十进制计数。图4-2 计程模块仿真波形图4.3 计时模块仿真计时模块的仿真波形图如图4-3所示。预设9000个时钟周期为180s，对时钟周期进行计数，每计9000个时钟周期输出高电平，指示计时180秒。图4-3 计

27、时模块仿真波形图4.4 计费模块仿真计费模块的仿真波形图如图4-4所示。当reset信号有效时，系统复位清零；否则，当计时计费信号timecount和计程计费信号clkout为高电平时，按照一定计费规则进行计费。图4-4 计费模块仿真功能图4.5 系统电路及仿真系统顶层电路的设计既可以采用原理图的输入法，也可以使用文本（vhdl语言程序）输入法。本出租车计费系统的vhdl语言程序见附录。由各个模块电路元件连接而成的系统电路图如图，clk为时钟周期信号， start/stop是启动停止按键电路，reset为自动清零电路。图4-5 系统电路图在quartus 中对系统进行仿真，得出如下仿真波形图4

28、-6。由图中可以看出，当复位信号reset为高电平时，系统所有寄存器、计数器都清零；当开始计费信号start信号有效时，计费器开始计费，根据出租车行驶的速度sp的取值计算所用花费和行驶里程；当停止计费信号有效时，计费器停止工作。图4-6 系统仿真波形图论文总结毕业论文是学习阶段一次非常难得的理论与实际相结合的机会，通过这次设计，我摆脱了单纯的理论知识学习状态，和实际设计的结合锻炼了我的综合运用所学的专业基础知识，提高了编程设计的能力。而且通过对整体的掌控，对局部的取舍，以及对细节的斟酌处理，都使我的设计能力得到了锻炼，经验得到了丰富，并且意志品质力，抗压能力及耐力也都得到了不同程度的提升。这是

29、我们都希望看到的也正是我们进行毕业设计的目的所在。虽然毕业设计内容繁多，过程繁琐但我的收获却更加丰富。各种系统的适用条件，各种模块的选用标准，各种设计方案的合理选择，我都是随着设计的不断深入而不断熟悉并学会应用的。和老师的沟通交流更使我从其他的角度对eda设计有了新的认识，也对自己提出了新的要求。提高是有限的但提高也是全面的，正是这一次设计让我积累了无数实际经验，使我的头脑更好的被知识武装了起来，也必然会让我在未来的工作学习中表现出更高的应变能力，更强的沟通力和理解力。参考文献1 冯占岭.数字电压表及数字多用表检测技术m.北京：中国计量出版社，2003，2-47.2 altera公司.vdhl

30、语言m.北京:清华大学出版社，1998，91-103.3 宋万杰,罗丰,吴顺君.cpld技术应用及其应用m.西安：电子科技大学出版社，1999，56-62.4 张昌凡，龙永红，彭涛.可编程逻辑器件及vhdl设计技术m.广州：华南工学院出版社，2001，68-92.5 江国强.eda技术与应用m. 西安：电子科技大学出版社，2000，310-312.6 潘松,黄继业.eda技术与vhdlm.北京：清华大学出版社，2005，220-228.7 甘登岱,田富鹏,朱利娜.eda培训教程m.南京：机械工业出版社，1998，215-220.8 邓元庆,关宇,徐志平.数字电路与逻辑设计m.西安：电子工业出版

31、社.189-192.9 延明,张霖华.数字电路eda入门m.北京：邮电大学出版社，2002，195-200.10 马鸿文.新一代出租车计价器微机设计系统m.西安：电子科学出版社，2006，201-207.11 李洋，eda技术使用教程m.北京：机械工业出版社，2004，171-181.12 张亦华,严明.数字电路eda入门vhdl程序实例集m.北京：邮电大学出版社，2003，170-177.13 王开军,姜宇柏.面向cpld/fpga的vhdl设计m.北京：机械工业出版社，2007，45-52.14 潘松，黄继业编. eda技术实用教程（第三版）m.西安：电子科学出版社，2006，142-15

32、3.15 吴海青，赵明忠. 一种基于vhdl语言的出租车计费器的研究m.北京：电子技术应用出版社，2006，72-75.16 张立，张光新.fpga在多功能计费器系统中的应用m.浙江：浙江大学控制科学出版社，2007，51-58.17 林愿.基于cpld/fpga的出租车计费系统的设计实现m. 西安：电子科学出版社，2003，94-101.18 康华光.电子技术基础模拟部分m.北京：高等教育出版社，2006，49-95.附 录1.速度模块程序程序：library ieee; use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;

33、entity speed isport( clk :in std_logic;reset:in std_logic;start:in std_logic;stop :in std_logic;sp :in std_logic_vector(2 downto 0);clkout:out std_logic);end speed;architecture rtl of speed isbeginprocess(clk,reset,start,stop,sp) type state_type is(s0,s1); variable s_state:state_type; variable cnt:i

34、nteger range 0 to 28;variable kinside:integer range 0 to 30;begincase sp is when000=kinside:=0; when001=kinside:=28; when010=kinside:=24; when011=kinside:=20;when100=kinside:=16;when101=kinside:=12;when110=kinside:=8;when111=kinside:=4;end case;if reset=1thens_state:=s0;elsif clkevent and clk=1thenc

35、ase s_state iswhen s0=cnt:=0;clkoutclkout=0;if stop=1thens_state:=s0;elsif sp=000thens_state:=s1;elsif cnt=kinside thencnt:=0;clkoutwaittime:=0;timecountif sp=000thent_state:=t2;elsewaittime:=0;t_state:=t1;end if;when t2=waittime:=waittime+1;timecount=0;if waittime=9000 thentimecount=1; waittime:=0;

36、elsif stop=1thent_state:=t0;elsif sp=000thent_state:=t2;elsetimecount=0;t_state:=t1;end if;end case;end if;end process;end rtl;3.计程模块程序程序：library ieee; use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity kilometers isport(clkout,reset:in std_logic;kmcnt1:out std_logic_vector(3 downto

37、0);kmcnt2:out std_logic_vector(3 downto 0);kmcnt3:out std_logic_vector(3 downto 0);end kilometers;architecture rtl of kilometers isbeginprocess(clkout,reset)variablekm_reg:std_logic_vector(11 downto 0);beginif reset=1thenkm_reg:=000000000000;elsif clkoutevent and clkout=1thenif km_reg(3 downto 0)=10

38、01thenkm_reg:=km_reg+0111;elsekm_reg(3 downto 0):=km_reg(3 downto 0)+0001;end if;end if;kmcnt1=km_reg(3 downto 0);kmcnt2=km_reg(7 downto 4);kmcnt3=001000000000thenprice=00100001;elseprice=0011)or(kmcnt3=0001)thenenable=1;elseenable=0;end if;end process;kmmoney2:process(reset,clkout,clk,enable,price,

39、kmcnt2)variable reg2:std_logic_vector(11 downto 0);variable clkout_cnt:integer range 0 to 10;beginifreset=1thencash1001thenreg2(7 downto 0):=reg2(7 downto 0)+00000111+00000110;if reg2(7 downto 4)1001thencash=reg2+000001100000;elsecash=reg2;end if;elsecash00001001thenreg2(7 downto 0):=reg2(7 downto 0

40、)+00000110+price;if reg2(7 downto 4)1001thencash=reg2+000001100000;elsecash=reg2;end if;elsecash=reg2+price;end if;else-对时钟计数clkout_cnt:=clkout_cnt+1;end if;end if;end if;end process;count1=cash(3 downto 0);count2=cash(7 downto 4); count3=cash(11 downto 8);end rtl;5.整体电路程序程序：library ieee;use ieee.st

41、d_logic_1164.all;entity top isport(clk :in std_logic;reset :in std_logic;start :in std_logic;stop :in std_logic;sp :in std_logic_vector(2 downto 0);kmcnt1:out std_logic_vector(3 downto 0);kmcnt2:out std_logic_vector(3 downto 0);kmcnt3:out std_logic_vector(3 downto 0);count1:out std_logic_vector(3 downto 0);count2:out std_logic_vector(3 downto 0);count3:o