466.采用Verilog语言设计连续输入数据处理模块 《电子系统设计》课程设计报告

1、 交通大学理工学院课 程 设 计 报 告 书所属课程名称 电子系统设计题 目 连续输入数据处理 分 院 电 信 分 院 专业班级 学号 学生姓名 指导教师 交大理工学院电信分院目录第一章：课程设计任务书*（3）第二章：程序设计目的*（4）第三章：程序实现思路*（5）第四章：源程序代码*(7)第五章：课程设计心得*(10)第六章：参考文献*(11)第1章 课程设计任务书 交 通 大 学 理 工 学 院课 程 设 计（ 论 文 ）任 务 书专 业 电子信息工程 班 级 三班 姓名 一、课程设计（论文）题目 连续输入数据处理 二、课程设计（论文）工作：自 2009 年 12 月 11 日起至 年 1

2、2 月 21 日止。三、课程设计（论文）的内容要求：序号项 目等级优秀良好中等及格不及格1课程设计态度评价2出勤情况评价3任务难度评价4工作量饱满评价5任务难度评价6设计中创新性评价7论文书写规范化评价8综合应用能力评价综合评定等级设计一个模块（写出verilog描述、模拟并综合），模块的数据以串行方式输入，模块根据输入数据的数目决定其具体操作类型。根据题目要求写出设计思想概述，描绘出设计的状态图，画出设计的电路图，编写verilog程序，再通过仿真软件在电脑上输出仿真波形，比较仿真波形，对设计结果进行分析处理.学生签名： ( ) 200 年 月 日课程设计（论文）评阅意见评阅人 职称 200

3、 年 月 日 第2章 程序设计目的 对题目的说明： 1，当start信号变为低的时候，表示输入数据无效，系统回到初始状态。 2，当rst信号变为低的时候，系统复位。 3，数据输入的过程中，系统可以在任意时刻复位。 4，输入数据人为地不超过20个。第3章程序实现思路1、 设计思想概述考虑到这是一个时序题目，这就涉及到结果的输出延时问题。是在数据输入结束后立刻流出结果，还是允许延时若干时钟周期后再流出结果，要根据具体的性能要求来决定。在我们小组的设计中，采取尽快流出结果的设计方式。即当输入8位全零的数据时，在时钟下一拍就可以得到计算结果。借鉴计算机体系结构中的流水的思想，可以考虑数据一边输入一边送

4、入相关的功能部件进行计算，主要是加法器和乘法器。应该尽可能选择低位数的加法器和乘法器以减少设计成本。本实验共涉及到3个加法器和2个乘法器。加法器分别是11位，14位和18位。乘法器分别是8位和18位。二、各站的描述 基本的数据流程如下，触发器由一个时钟clk统一控制。数据选择器在此没有画出。三、fsm图示描述 全部程序共包括9个状态，根据输入数据是否为全零来判断选择状态的转化。初始状态设置为state0。statey, statey3, statey4分别是运算状态。 四、仿真波形比较 选用仿真软件：modelsim se 5.8c 根据前面的测试码的输入验证逻辑功能 serial_in= 8

5、b0010_0010; serial_in= 8b0001_0100; serial_in= 8b0000_0000； 按逻辑结果为2*2+1*4=8 二进制结果为：1000 serial_in= 8b0000_0101; serial_in= 8b0000_0011; serial_in= 8b0001_0010； serial_in= 8b0000_0000； 按逻辑结果为=5*3+5*18+3*18=159； 二进制结果为：10011111serial_in= 8b0000_0010; serial_in= 8b0000_0011; serial_in= 8b0001_0000; ser

6、ial_in= 8b0000_1011; serial_in= 8b0000_0000; 逻辑结果为：2*3+2*16+2*11+3*16+3*11+16*11=317二进制：100111101通过仿真可以看出，基本的逻辑功能得到了正确的实现，而且数据一旦输入完毕，结果在时钟下一拍立刻输出，实时性得到了证实。五、rtl级电路software： synplify pro 5.2technology： altera max9000port： epm9320frequency： 100mhz6、 结果设计分析 1、 逻辑级数比较长，延时可能比较大2、3个加法器，2个乘法器3、4个数据选择器，3个三态

7、门4、4个d触发器，1个rom5、基本逻辑功能得到实现综合后的图和与预计的图相比较相差不大，综合后的图所用器件不多，综合频率很高，能够很好地节约成本，从逻辑结构上来看电路也得到了优化 第4章程序正文主程序源代码：module mainprogram(y,y3,y4,done,serial_in,clk,rst,start); input7:0 serial_in; / 8 bit input input clk,start,rst; output y,y3,y4,done; / output signals reg done; reg2:0 sel; /select signal reg13:

8、0 y; reg17:0 y3; reg18:0 y4; reg7:0 z0; reg10:0 z1,z6; reg18:0 z2,z5; reg13:0 z3,z4; /inner register define reg3:0 present_state, next_state; /state define parameter state0= 4b0000, /gray code state1= 4b0001, state2= 4b0011, state3= 4b0010, state4= 4b0110, state5= 4b0100, statey= 4b1100, statey3=4b1

9、000, statey4=4b1001; always(posedge clk) /or negedge rst or negedge start) begin if(!rst) begin z0=8b0; z4=14b0; z5=19b0; z6=11b0; present_state=state0; / state jump end else begin if(!start) begin z0=8b0; z4=14b0; z5=19b0; z6=11b0; present_state=state0; end /start=0 then jump to state else z0=seria

10、l_in; z4=z3; z5=z2; z6=z1; /inner register relation present_state=next_state; end end always(z0 or z4 or z5 or z6 or rst or start) /data process begin if(!rst)|(!start) begin z1=10b0; z2=18b0; z3=13b0; end else z1=z0+z6; z2=z0*z6+z5; z3=z07:4*z03:0+z4; end always(present_state or serial_in) begin ca

11、se(present_state) state0: /initial process begin sel=3b000; if(!serial_in) next_state=state0; else next_state=state1; / state jump end state1: begin if(!serial_in) next_state=statey; else next_state=state2; end state2: begin if(!serial_in) next_state=statey; else next_state=state3; end state3: begin

12、 if(!serial_in) next_state=statey3; else next_state=state4; end state4: begin if(!serial_in) next_state=statey4; else next_state=state5; end state5: begin if(!serial_in) next_state=statey; else next_state=state5; end statey: /output process begin sel=3b100; next_state=state0; end statey3: begin sel=

13、3b010; next_state=state0; end statey4: begin sel=3b001; next_state=state0; end default: next_state=state0; endcase end always(sel or z0 or z4 or z5 or z6) /output selection case(sel) 3b000: begin y=14bz; y3=19bz; y4=18bz; done= 1b0; end 3b100: begin y=z4; y3=19bz; y4=18bz; done= 1b1; end 3b010: begi

14、n y=14bz; y3=z5; y4=18bz; done= 1b1; end 3b001: begin y=14bz; y3=19bz; y4=z517:0;done= 1b1; end default: begin y=14bz; y3=19bz; y4=18bz; done= 1b0; end endcase endmodule 第5章 课程设计心得几点设计感悟1、 很多的方面需要考虑，遇到了很多没有想到的问题，只有做过才会知道。for example不同always语句中不能对同一个变量赋值，仿真没有错误，综合时才发现。连续赋值和阻塞赋值不能写在一个循环里等等。2、 多请教一些老师朋友对自己的设计会有很大帮助。3、对仿真综合软件的使用参考一些书籍，尽快熟练掌握软件使用。 课程设计是培养学生综合运用所学知识,发现,提出,分析和解决实际问题,锻炼实践能力的重要环节,是对学生实际工作能力的具体训练和考察过程.随着科学技术发展的日新日异。 通过这次课程设计使我懂得了理论与实际相结合是很重要的，只有理论知识是远远不够的，只有把所学的理论知识与实践相结合起来，从理论中得出结论，才能真正为社会服务，从而提高自己的实际动手能力和独立思