基于Xilinx FPGA高速串行接口设计与实现毕业设计

1、基于xilinx fpga高速串行接口设计与实现摘 要由于时钟抖动，扭曲，队列同步和串扰噪声和各种非理想因素，进一步完善面临巨大的挑战并行传输率。因此，串行传输，已成为高速数据传输系统在深亚微米主要选择。在串行传输系统为了实现高速信号传输，并可节约电能和降低成本，数据更倾向于使用低摆幅模式，lvds和cml是低电压，小的摆动，差分信号的串行传输方式，所以它被广泛地应用于pci。快递网络物理层和高速度serdes电路。但这个标准的lvds传输率只能达到3gbps，以实现独立设计以满足5gbps的要求及以上的高速pci。表达应用，本文研究了伪标准的lvds 121（plvds）和cml的启动界面的

2、设计研究。基于传输信号的理论，非理想因素和传输线的行为的信号完整性分析；提出了考虑高速串行传输系统的电路级和版图级设计；在plvds结束与cml收发器电路的设计，并提出了改进方案。其中，无歪斜单端差挠度问题提高plvds收发电路，电路的性能与加速管的改进；电平转换电路的信号快速切换到低水平的高水平，没有后续电路的调整，因此，延时小；双共模反馈电流开关电路的共模电平的控制，另一个环控制输出摆幅，输出更稳定；微分预加重技术使驱动能力强、降低码间干扰。用于cml收发器的若干关键技术，有源负反馈技术和有源电感技术不仅可以有效地扩大信号的带宽，而且可以提高电路，电路的性能，降低了电路的功耗，减少了芯片的

3、面积；均衡技术是有效减少传输线效应符号间干扰所引起的信号失真，提高信号质量。同时也采用三级结构的樱桃。胡珀限幅放大器电路，均衡电路进一步放大到比较器输出低摆幅信号可以识别的电压幅值。在本文中，0.131cm cmos技术实现两个pci。表达物理层plvd和cml高速串行数据传输接口的基础上。仿真结果表明，两种接口电路的传输速率高达5gbps，完全符合pci express表示应用要求。主题词：plvds，cml，预加重，均衡，有源负反馈，电压比较器，失效保护design and implementation of high-speed serial interface based on xil

4、inx fpgaabstractdue to clock jitter, skew, queue synchronization and crosstalk noise and various non-ideal factors, parallel transmission rate to further improve the face enormous challenges. so that the serial transmission has become a high-speed data transmission system in deep sub-micron main cho

5、ice. in the serial transmission system in order to realize the high-speed signal transmission, and can save power and reduce the cost, the data tend to use low swing mode, lvds and cml is the low voltage, small swing, differential signal serial transmission mode, so they are widely used in pci.expre

6、ss network physical layer and high speed serdes circuit in. but this standard lvds transmission rate can only reach 3gbps, in order to achieve the independent design to meet the requirements of 5gbps and above high speed pci.express application, this paper studies a pseudo standard lvds 121 (plvds)

7、and a cml interface to start the design research. based on the theory of transmission signal, the signal integrity analysis of nonideal factors and transmission line behavior; then put forward considering the high-speed serial transmission system circuit level and layout level design; at the end of

8、the plvds and the cml transceiver circuit design and put forward the improvement scheme. among them, no skew single-ended to differential deflection problem to improve the plvds transceiver circuit, the circuit performance is improved with the accelerating tube; level conversion circuit the signal q

9、uickly switched to a high level from low level, without a subsequent circuit is adjusted, therefore, the time delay is small; with double common-mode feedback current switching circuit in a the loop control of common mode level, another loop control output swing, the output is more stable; different

10、ial pre-emphasis technology makes stronger driving capability and reduce intersymbol interference. several key technologies used in a cml transceiver, the active negative feedback technology and active inductor technology not only can effectively expand the bandwidth of signal, but also can improve

11、the performance of circuit, circuit, reduce the power consumption of the circuit, reduce the area of chip; equalization technology is effective to reduce the transmission line effect and intersymbol interference caused by signal distortion, the signal quality is improved. at the same time also uses

12、three levels of structure of cherry.hooper limiting amplifier circuit, the equalization circuit outputs low swing signal for further amplification to the comparator can identify the voltage amplitude. in this paper, 0.131xm cmos technology to achieve two for pci.express physical layer plvds and cml

13、high-speed serial data transmission interface based on. layout simulation results show that, two kinds of interface circuit transmission rate up to 5gbps, fully meet the requirements of pci.express application.key words：plvds，cml，preemphasis，equalization，active negative feedback，limiting amplifier，f

14、ailsafe目 录摘 要iabstractii引 言21绪论31.1课题研究背景31.2高速串行技术发展现状32 virtex-5 fpga性能和设计技术92.1 最新款fpga产品virtex-592.2 fpga 设计方法112.3 xilinx fpga设计工具简介13因为第二种方法便于改变和掌握，所以后面章节中所进行 在线逻辑分析多采用第二种直接插入ip核 方法进行。3 基于fpga ts201链路口设计与实现143 基于fpga ts201链路口设计与实现153.1 ts20l链路口简介153.2 fpga与ts20l 硬件连接及可行性分析183.3 基于fpga 高速链路口仿真设

15、计193.4高速链路口 实际硬件调试254 b3g tdd系统中rocketio 接口 资源需求分析与设计285 b3g tdd系统mac层高速串口 实现与仿真测试325.1 b3g tdd系统mac处理接口板 实现策略321.mac高层协议处理模块332.数据转接模块345.2 rocketio接口 仿真与测试345.2.1 rocketio 接口 仿真345.2.2 单板测试和板间测试375.3 本章小结40结 论41参 考 文 献42附录a 附录内容名称43致 谢48引 言在数字系统的互连设计，高速串行i/o技术替代传统的并行i / o技术已成为发展趋势。与传统的并行i / o技术相比，

16、串行方案提供了更长的距离，带宽，更低的成本和更高的可扩展性，克服了并行i/o设计缺陷。在实际设计中的应用，利用现场可编程门阵列（fpga）高速串行接口的实现是一种低成本的方法1。xilinx的fpga芯片的最新一代的virtex。的virtex系列产品5版，是第五代产品，先进的65纳米三氧化过程中使用的新技术，expressfabrie asmbl架构。的virtex。高速逻辑5 lxt，数字信号处理，嵌入式处理和串行链路的应用优化。与前代相比viaex fpga，5在性能和密度有了很大的进步：速度提高31%，容量增加64%，动态功耗降低34.9%，静态功耗保持相同的低水平，减少45%的占地面

17、积。virtex.5 lxt芯片是建造高达24的rocketio收发器，支持从101mbps的3.75gbps串行数据传输速率，支持流行的高速串行i/o接口标准。本文从时钟，复位，功率控制，发送和接收逻辑和其他关键方面，讨论了利用virtex.5 lxt芯片rocketio的设计和高速串行传输接口的实现。xilinx ml505开发平台实现高速串行数据传输系统基于rocketio技术，针对1.24gbps的高速串行传输特性。1绪论1.1高速串行技术背景的研究现代社会信息爆炸式的增长，网络的发展，多媒体等新技术，在数据和数据发送速率的要求，迅速增加的用户。目前，数据通信带宽的需求已经超过了穆尔定

18、律（穆尔定律：处理器带宽每十八个个月翻了一倍，但性能却每三年增加一倍）。通常，数据交换的瓶颈存在于系统互连的水平，甚至在不同的系统之间以及与其他外部系统通信的速度进行交流。该行业一直在努力生产更多的和更快速单片机来解决这个问题，但这种方法似乎遇到瓶颈，因为用户没有直接感受到cpu的性能比和很大的性能改进。这使得io接口到系统的性能进一步提高的瓶颈，这是一个新的系统互连技术的cpu性能的迫切需要将转换为系统的性能。在单端互连的早期影响的设计，容易受到干扰，噪声，传输速度可以达到200 250mb/s；一般来说，增加并行总线宽度可以提高数据吞吐量，但是汽车数量将增加pcb布线困难，和时钟抖动和偏移

19、频率带来的设计挑战的同时，进一步提高人脸限制并行传输率，它是提供经济和可靠的信号同步的方法非常困难；而高速串行通信技术，以其广泛的带宽，抗干扰能力强、接口简单等优点，正迅速取代传统的并行技术，成为行业内的主流。在这种背景下，本文针对更受欢迎，有很大发展潜力的高速串行接口电路的两种高速链路口和rocket i/o研究，并对其进行仿真设计，该公司最新的实时执行程序。virtex.5在fpga平台。高速度链的设计是adi公司的dsp ts20xs lvds交叉技术）基于接口技术（链接口）进行仿真设计；而rocket i/o是cml的高速串行传输接口的基础上，时钟恢复，全双工串行i / o的收发，从而

20、实现高效的高速串行通信协议的设计。1.2 hsst(high speed serial technology)现状发展概况今天，还是并行总线用于大多数计算机，嵌入式处理设备和通信设备，最流行的总线包括pci，vme及其扩展。目前广泛使用的几种通信标准是基于并行总线标准。可以分为两类：系统总线并行同步并行总线标准，包括pci-x和compact pci；源同步并行总线标准，包括rapidio，hypertransport和其他类似的标准。但随着芯片的性能提升，对带宽的需求和更大的，多通道并行总线结构满足系统设计有限公司。并行接口约束：问题的干扰，信号偏移，串扰和直流偏置的代码，这些因素严重影响并

21、行接口频率的增加和增长传输距离。为了解决并行接口在数据传输时所面临的限制问题，国内外都将在高速串行接口电路更集中研发2。1.2.1 lvds相关介绍lvds（低电压差分信号）是一个低摆幅差分信号技术，通过一对差分电路板线传输数据信号的振幅很小的使用，在两个平行的差分信号线通过电流和电压幅值的对比度，噪声和耦合到两条线，而这种噪声抵消。为了实现高速，长距离传输，和低振幅和低驱动电流输出达到低噪声、低功耗。lvds是在两个标准的定义：一个是ieee p1596.3，主要为sci（可扩展的一致性接口），定义了lvds的电气特性，还定义了分组交换在sci协议的编码时间；另一个是ansi/eia/eia

22、-644，定义了lvds主要电气特性，以及655mbps和1.823gbps无损介质理论极限速率的最大速率。在两个标准的指定和物理媒体的独立性，这意味着只要介质在指定的噪声容限和歪斜容忍范围内发送信号到接收机，该接口可以正常的工作3。lvds具有许多优点：终端配备更方便；低功耗；有可靠性功能fail.safe；成本低；能够高速传输。广泛应用于计算机，通信设备，消费类电子产品等。图1.1简易lvds图示fig 1.1 simple lvds icon图1.1显示了一个典型的lvds接口，它是一个单一的模式，采用半双工、多点配置也可以是必要的。每个连接点的差分对包括一个驱动器，连接单元和接收器。驱

23、动器和接收器主要完成ttl和lvds信号之间的转换。互连单元包括一个电缆，pcb差由线对和一个匹配电阻。lvds驱动器由一个驱动差分对电流源（3.60ma电流），lvds接收器具有非常高的输入阻抗，因此驱动器输出的电流大部分都是通过120匹配，并产生约在接收机的输入端352mv电压。司机转弯时，它改变流经电阻的电流方向，从而有效的逻辑“1”和“0”状态。低摆幅驱动信号来实现高速运算和减少功率消耗，差分信号提供适当的噪声和功耗大大减小电压摆动。功率大大降低多接口驱动和接收一个单一的集成电路的集成允许。这提高了pcb板的效率，降低成本4。无论lvds传输介质的使用是pcb线路的电缆，必须采取措施防

24、止媒体终端信号的反射，在同一时间，减少电磁干扰。lvds需要相匹配的终端电阻介质的使用（110 + 10），循环的终止信号的电阻，应尽量靠近接收器输入的地方。lvds技术的应用变得越来越普遍。在高速系统中，系统的背板互连电缆传输应用中，驱动器，接收器，收发器，串行/解串器和其他技术的应用也越来越广泛。接口芯片供应商也都在lvds作为下一代基础设施模块互连移动电话基站之间的基本结构，支持，中央办公室交换设备、网络和计算机，工作站。目前，国际上对lvds及其相关产品 研究十分活跃，很多公司都已经推出了多种lvds产品，这些产品已广泛 应用在计算机和通讯领域里来解决高速数据传输瓶颈问题。adi公司（

25、美国模拟元件公司），在开发的dsp器件具有基于接口的数据传输功能的lvds技术的特点，使dsp器件具有在同类产品中的竞争力。从sharc系列tigersharc系列，从adsp 2106x，从adsp 2106x、adsp-ts201到adsp-ts10l，链路口继续改善，从而提供了具有更高的数据传输速率的点对点的通信模式5。1.2.2 cml概况cml(current modc logic)是ecl，lvds低压差分信号高速串行接口传输技术。该技术使用一个低电压摆动，驱动模式传输差分信号和电流，具有高速度，低噪音的优点，低功耗和低成本等优点。cml的串行数据传输速率在1gbps的10gbps

26、，并通过信道绑定技术，制造工艺的改进方法，也能达到更高的速度。cml具有这些优点，特别是超高的数据传输能力和应用的需求大大增加，数据传输采用cml技术2.5gbps的串行传输系统的速率6。cml是一种高速点至点接口，它具有独特的功能，它是接收机和发射机通常不需要任何外部电阻，终端电阻通常是发射机和接收机内部实现。cml和接口电路的典型的传输方式是形式的差异。cml有两个主要的传输连接：直流耦合(dc)，交流耦合(ac)，如下图所示。当发射机和接收机使用相同的电源装置，cml可用于直流耦合方式，不用任何附加装置；当接收装置的两端与不同的功率，一般应考虑交换耦合，耦合电容（注意，耦合电容是足够大，

27、以避免长期甚至0甚至1的情况下，接收端的差分电压小）。图1.2直流耦合(dc)fig1.2 dc coupling (dc)图1.3交流耦合(ac)fig 1.3 ac coupling (ac)因为cml高速数据传输能力，结构简单，所以在高速串行传输系统的收发信机，一般采用cml结构。目前，对cml及其相关产品开发国际的研究非常活跃，许多公司都推出了各种利用cml作为传输接口产品。ibm开发了高速（高速serdes）的ip核心，采用cml接口，可以从11.1gbps 2.5gbps传输率。美国国家半导体公司和ti对cml的科技公司也进行了深入的研究，根据不同的要求，开发了一系列cmli/ o

28、的芯片。如nsc发展ds25mb-200tsq，ds40mb-200sq接口芯片，ds42mb-200tsq数据传输速率达到了2.51gbps，4.1gbps，4.23gbps，随着eq50f100lr传输速率最高可以达到6.22gbps。ti公司one-t4201ld激光驱动器可以提供的数据传输速率为0.15gbp-4.5gbps7。在xilinx一直关注的高速串行通信，不仅推出满足行业需求的高速串行内核逻辑器件，而且还积极参与高速串行i/o各种开放标准。xilinx公司以来的viretx-2 pro系列开始，现在最先进的viretx.5系列fpga发展，通过嵌入式rocket的io高速串行

29、io模块，已成功地使fpga逻辑器件的变化从并行io io高速串行。xilinx rocket io的cml，五个可编程的输出摆幅的cml输出电压v在800mv-1600mv的范围8。2 virtex-5 fpga设计原理和参数2.1 virtex-5介绍作为一个xilinx fpga的领先制造商，提供了极为丰富的fpga产品系列，主要包括virtex系列和spartan系列。所有的产品都有自己的特点和优势，但总的来说，是一个高性能的fpga的virtex系列，spanan系列属于低成本。xilinx virtex-5是世界上第一个65nm fpga产品，基于创新的expressfabric架

30、构。fpga包含多达20万个逻辑单元，工作频率可达560mhz，能耗降低35.3%，比以前的产品，在性能提高30%，45%体积减小，1.02v三栅氧化过程中使用，可靠性高，产品的设计更加灵活。提供了4种virtex-5系列的fpga，lx，lxt的新平台，使用新的560mhz时钟技术的各个平台，1.26gbit/s的lvds i/o和ip块的性能优化。其中，对于lx平台的高性能通用逻辑设计；与pciexpress端点块lxt平台fpga，以太网mac块和rocketio gtp收发器接口模块，适用于高速接口的场合；高性能的信号处理的sxt平台；嵌入式处理器fxt平台，嵌入式中的应用virtex

31、-5系列fpga 核心技9。一、chipsync介绍：为了保证高速新一代设备之间数据的可靠传输，硬件设计人员使用同步设计技术的源泉，使数据传输组件产生时钟信号，并发送数据，这可以通过使用传输数据时钟避免由于钟盐池和不同问题的数据。virtex-5嵌入式serdes硬件和可变延迟线（即idelay单元ilogic），片同步技术是这些资源来实现源同步接口的使用10。cllipsync技术通过使用嵌入式的serdes，对总线接口的串行和并行的解决方案，可使千兆速率的高速串行io和相对较低的频率的fpga协同工作，串行io传输可以在最高的速度进行，从而提高了系统性能，对普通逻辑的巨大的资源，在困难面前

32、高速串行接口设计中使用的去除。通过一个可变延迟线的使用cmpsync技术，消除了建立时间和保持时间的问题。因为数据和时钟信号之间的偏移利用idelay元以弥补pcb布线，使设计者可以调整每个数据和时钟路径延迟（75ps步进），数据采集的实现。二、xcite ai/o终端技术（active i/o terminal tec）提供一个控制终端阻抗匹配在fpga（dci），这种技术是xcite活跃的i / o终端技术。高速pcb板设计，i/o终端实现阻抗匹配，以保持信号的完整性。传统的方法是在pcb端点匹配电阻线，但大规模的fpga使用数以百计的i / o和先进的包装技术，外部终端电阻几乎是不可能的

33、。为了解决这个问题，所有的virtex-5 i/o结构由第三代xilinx的阻抗控制技术（xcite）对活性的i / o终端，实现阻抗匹配。同时，积极的i / o终端电路还可以动态地消除由于工艺，电压和驱动强度变化引起的温度变化，提高设计的可靠性11。三、xesium计数器virtex-5具有时钟资源丰富，包括32个时钟输入，32全局时钟网络，16 48本地时钟网络和8 24时钟带。xesium时钟技术通过减少时钟抖动，斜周期畸变和责任，它提供了许多的时钟管理的特点，包括高达20的dcm，8相匹配的时钟分频器（pmcd）和32个全局时钟缓冲。xesium时钟技术消除象限和缓冲区的限制，使布局更

34、加方便，时钟频率可达550mhz。四、rocketio发送与接收器virtex-5 lxt fpga rocketio gtp 8 24收发器，包括sonet oc-12，光纤通道支持，千兆以太网，pci express和极光10种高速串行io。嵌入式rocketio gtp的硬件模块的使用，可大大简化背板，线，开关的设计系统，服务器和存储系统，工程师可以在很短的时间内建立的芯片和电路板之间的高速连接，以提供电子系统所需的数据带宽的一种新的时代12。rocketio技术包括一下几点： 千兆位收发器技术的可使用第三代技术； 提供了100mbit/s到3.2gbit / s的工作范围广，支持多速率

35、的应用； 符合最广泛的芯片，背板和光学装置的标准和协议； 收发器达24个； 先进的tx / rx均衡技术。 完整的串行i / o的解决方案。五、dsp48e模块virtex-5 fpga的dsp的性能优良，dsp48e块可以在500mhz的频率工作，和一个更大的fpga（xc5vlx330t）最多可以有192 dsp48e块，一般的数字信号处理能力的105gmacs能达到惊人，让设计者可以很方便地处理各种设计挑战，数字信号处理，如中间频率和基带下变频信道数目庞大，3g扩频系统的码片速率处理128倍和高分辨率的h.264、mpeg-4编解码算法。 该dsp48e块是一个多功能的，粗糙的dsp，使

36、设计者可以有效地提高基于fpga的dsp系统强大的功能。支持超过40种动态控制运行方式的dsp48e块，包括乘法器，mac，mac / 3输入加法器，减法器，桶形移位器，多总线多路复用器，各种计数器、比较器。dsp48e块支持加法链结构，可以有效地进行高性能滤波器和复杂的算术运算。 六、嵌入式以太网媒体访问控制器（mac）模块virtex-5 lxt fpga包括一个内置的以太网连接，具有多达4个以太网媒体访问控制器（mac）模块。mac模块 性能简介如下： 符合v3.e 802标准 三态emac-10101mbit/s模式，1001mbits模式，10101l001mbit/s模式 可编程的

37、物理层接口（m、rgm、gmii、sgm） 可以实现无缝连接的rocketio收发器 每次最多可以存储1800个逻辑单元 适用于网络管理或fpga远程监测 可以提供完整的rocketio收发器2.2 fpga 设计方法一般来说，完整的fpga设计流程包括rtl设计输入，功能仿真，优化，布局，时序分析，时序仿真，并下载调试测试这几个阶段，如图2.1所示 13 。图2.1 fpga设计流程图fig 2.1 fpga design flow chart 熟悉fpga的设计流程，在设计过程中的灵活应用，可以加快工程进度，提高发展质量。2.3 xilinx fpga 相关软件介绍使用ise xilinx

38、 fpga的，是必不可少的设计工具。ise fpga可以完成所有的开发过程，包括输入，仿真，设计合成，布局，生成的点文件，配置和在线调试，非常强大。对于大多数的fpga设计者，你可以使用ise完成设计任务。ise是一个集成开发环境，结合实际的大量工具，包括hdl编辑器(hdleditor)，出口核能发电机（core generator system），约束编辑器（constraints editor)，静态时序分析工具（static timing analyzer），布局规划工具（floorplanner），fpga编辑工具（fpga editor）和功耗分析工具（xpower），这些工具可以

39、帮助设计师完成设计任务，或提高工作效率。在fpga设计中，除了使用ise软件的大部分功能，也可用于第三方仿真工具modelsim和xilinx公司提供在线逻辑分析仪的工具_cllipscope pro。在这里，两个软件，并使用在ise法相结合做了简单的介绍。231 modelsim软件虽然ise还提供了仿真工具modelsim自身的发展，但最常用的仿真工具的fpga设计行业，在modelsim仿真工具的设计经验，仿真速度会更快，而且还提供了功能更齐全。modelsim是一个独立的modelsim仿真工具，它不需要其他软件辅助工作时间。在ise软件集成开发环境modelsim仿真软件的接口，通过

40、从ise集成环境接口直接启动modelsim仿真工具。如果你想从ise集成开发环境开始进行直接的工具，需要注意以下内容： ise创建的项目属性，使用modelsiin作为仿真工具修改设置，并且需要正确设置进行安装路径 加入ise的源代码和编译 ise测试夹具和测试台波形工具的使用提供电流设计测试模板（testbench），增加激励的设计和测试模板2.3.2 chipscope pro软件介绍chipscope pro提供片上逻辑分析仪功能的fpga调试，它类似于传统逻辑分析仪的功能，具有这种优势，可以观察到任何信号在fpga，fpga调试带来极大的便利，触发条件，数据的宽度和深度的设置也很方便

41、，在实际工作中得到了广泛的应用。xilinx chipscope pro可用于fpga调试的全系列产品，它仅使用软件与jtag电缆信号分析。chipscope pro的主要功能是通过jtag端口，在线，实时读出信号的fpga实现。的基本原则是chipscope pro fpga和blockram内部逻辑的使用，根据用户设定的触发条件将信号保存blockram，然后发送到计算机通过jtag端口，并显示在计算机屏幕上的时间波形。chipscope pro使用方法如下：一般来说，当用户需要实例化chipscope pro两种核的设计：一是逻辑分析仪系统的集成（ila核心，集成控制器核分析仪的核心），

42、提供触发采集和跟踪功能；二是核集成控制器（图标核心，集成控制器为核心，负责核心和ila）边界扫描端口通信，一个图标核心可以连接到1 15个核心。chipscope pro，ila核心根据用户设定的触发条件捕获数据，然后在图标核心控制，对计算机通过边界扫描端口上传，并给出用chipscope pro分析仪的信号波形。chipscope pro包括三种类型：chipscope pro core generator、chipscope pro core inserter和chipscope pro analyzer。chipscope pro两种方法：第一个是chipscope pro核心与发电机和

43、chipscope pro分析仪的应用。首先利用chipscope pro核心发生器来产生所需的ip，输出的hdl文件的结果，它描述了核心的定义和接口（没有内部的细节）；然后根据信息核实情况来设计自己的用户，同时需要观察的信号连接到ip端口，然后综合，布局布线，下载等操作，fpga的运行可以观察chipscope pro分析仪波形。第二是chipscope pro核心的插件和chipscope pro分析仪的应用。这种方法比较简单，在全面的代码设计，利用chipscope pro芯插件直接进入的ip核，然后综合，布局，下载操作，术后观察chipscope pro fpga中的波形分析仪。由于第

44、二种方法是容易改变和掌握，所以后面部分的逻辑分析线的第二直接进入ip核的方法。3 ts201链接口设计与实现3.1 ts20l链接口简介adsp ts201和adsp tsl101比较，最明显的环节的改善。的adsp ts201链路组成一个单一的终端连接到lvds差分连接模式，通过准双向口完全变为双向通信链路时钟，也可以在连接口中实现时钟速率，导致更高的速度比的adsp tsl101链接，更高的数据吞吐量，高可靠性。的adsp ts201有四个独立的全双工链路，提供了一种快速，为处理器的内部或外部数据传输独立的通信机制，它在系统之间通信的方法提供了一种阵列的点，也可以互相使用相同的i / o设

45、备通信协议。在本文中，本章的内容，这是通过在xilinx的fpga仿真链路协议，从而实现adsp ts20l和virtex-5 xc5vlx50t之间的高速数据传输，在仿真设计，必须首先对ts201的链接结构的内容，通信协议有一个清晰的了解，从而做出正确的在fpga的仿真设计。3.1.1 adspts201链路口结构每个链接ts20l有两个独立的通道可以同时运行，发射通道和接收通道，它是全双工模式。如图3.1所示，ts201的链接结构，每个环节包括一个发射器和接收器两部分。两个缓冲区的传输信道，和接收缓冲区三，渠道包括lbuftxx，lbufrxx和rx临时缓冲区是128位的高速缓存，和移位寄

46、存器是不能通过软件。图3.1 ts201链路口结构fig 3.1 ts201 link structure在实际传输ts201的链接结构，接收过程：adsp ts201的链路发送缓冲寄存器写入完成数据传输，从接收缓冲寄存器读取数据，完成数据的接收。只要发送移位寄存器是空的，都写的发送缓冲区的数据将被复制到发送移位寄存器，然后发送。只有当接收移位寄存器为空，或接收缓冲区有足够的空间来接收从移位寄存器接收全4话接收数据时，接收只允许输入的数据。连锁经营是最理想的交叉口控制直接从接收缓冲区的数据移动。如果接收缓冲区已满，然后将数据复制到一个临时的接收缓冲区，等待接收缓冲区为空，那么数据到接收从临时接

47、收缓冲区。接收器通过lxacko信号来控制数据流，当lxacko高，该接收机可以接收数据，如果lxacko低，只有最多四个字符为2组（256位的数据）。链路口部分 引脚定义如下表所示：表3.1 (a)链路口发送通道tab 3.1(a) linkport transmission channel pinout信号位宽方向说明lxclkoutp1输出o 链路口发送时钟 lvdsplxclkoutn1输出o 链路口发送时钟 lvdsnlxdata03-0p4输出o 链路口发送数据30 lvdsplxdata03-on4输出o 链路口发送数据30 lvdsnlxacki1输入i 接收应答，表明接收方准

48、备好继续接收lxbcmpo1输出o 块完成标志表31(b)链路口接收通道tab 3.1 (b) link receiving channel pinout信号位宽方向说明lxclkinp1输入i 链路口发送时钟 lvdsplxclkinn1输入i 链路口发送时钟 lvdsnlxdata03-0p4输入i 链路口发送数据30 lvdsplxdata03-on4输入i 链路口发送数据30 lvdsnlxacko1输出o 接收应答，表明接收方准备好继续接收lxbcmpi1输入i 块完成标志3.1.2 adsp ts201链路口通信协议链路端口通信，无论是传输或接收，可以是1或4位的数据总线，控制3控

49、制信号。1链路口用针lxdatiop / n和lxdato0p / n为数据传输。每个链路口有2个独立 通道可以同时通信，发送通道发出数据到外设，接收通道从外设读入数据。如图3.2所示。图3.2通信协议时序图fig.3.2 link-port communication protocol sequence diagram链路端口通信协议如下： 第一数据（1或4）总是链路时钟（lxclkoutp）上升到发送； 最终数据（1或4）总是链路时钟（lxclkoutp）下降沿传输； 停止lxclkoutp较低时； 至少每4字的传输（128位）。如果你使用4位的模式传输链路口需要16个时钟周期，如果我需要

50、64个时钟周期模式传输链路口。以上介绍是这个最基本通信协议，如果加上lxacki和lxbcmpo控制信号，则在上述协议基础上加上一些控制。当lxacki检测到高水平，意味着接收缓冲区是空的，传输信道初始化。第一数据的第一个上升沿有效lxclkoutp，最后的数据在时钟的下降沿之前发送链接。当可变传输数据长度，发送者lxbcmpo信号接收数据块传输已经完成。当接收链路标识信息，通知dma通道的数据块传输完成。然后，dma通道无论计数器是不是已经完成，和数据块传输操作的实现。在下游的第一lxclkoutp传播的最后一个4字lxbcmpo信号增加，指示块传输完成。在相同的4个词的lxclkoutp复

51、位高下降沿结束。但在协议是lxbcmpo信号使用，发送控制寄存器的ltc板在tbcmpe位控制。3.2 fpga与ts20l 硬件连接及可行性分析在ts201链路口设计的fpga仿真，需要连接到电路板，dsp链路口部分和fpga，并在后期的调试。把下面的连接图及注意事项进行了：图3.3 fpga与dsp连接关系fig 3.3 fpga and dsp hardware connection adsp ts201链是时钟的lvds高速数据端口交叉锁，lvds是单端传输速度越高的比例，传输距离远差分信号标准。在接收机技术要求增加在fpga端100终端电阻，作为调用差分lvds模块的结果，自动与10

52、0欧姆匹配，所以不要在电路图中加上一个额外的终端电阻的需要。在印刷电路板的连接要注意匹配的问题，以确保所有的数据和时钟线具有相同的延迟。单端信号（lxacki，lxacko，lxbcmpi和lxbcmpo）线不严格要求的pcb，但延迟时间应密切与差分信号。从时钟以下，水平和fpga仿真设计的可行性。时钟实现了pga为发送端，不需要特殊的时钟频率的限制，只需要限制，这是不超过ts201内核的最快速度。fpga作为接收端，只需要用dsp环节配合发送时钟速度。接口传输电路ts20l可以提供dsp核心时钟l 1.5，2，或4的频率。在nex 5 fpga，xesium时钟技术可以提供多种时钟管理技术，

53、通过调用时钟管理模块可以在接收端接收dsp链路口的传输频率的时钟。差动级实现xilinx fpga通过调用ibufds，ibufgds，obufds和obufgds实现lvds电平标准。virtex-5 i / o与电气设计规范根据eia/tia lvds，以便于系统和电路板设计，可建立基于lvi dsp和fpga之间的通信标准差s_25水平）。和virtex-5差分单端模块，自动与100欧姆的终端电阻，从而减少了外接电阻。接口数据通信使用ddr数据速率（双倍数据速率）的传输模式，双数据率，在链路时钟的上升沿和下降沿数据锁存器和驱动。因为virtex-5 fpga逻辑和时间资源丰富，同时发送模

54、块和接收模块，可以方便的实现双数据速率，满足接口数据格式，具体见下一节。3.3 fpga仿真设计利用fpga和adsp ts20l连接，连接的数据通信，是adsp ts201的典型应用。链路端口通信有其自己的通信协议，fpga电路只需要进行与连接端口通信协议，按照设计，可以实现与fpga通信链路端口。因为有了独立的adsp ts201的链路发送和接收通道，因此相应的fpga也需要采用不同的接收电路和发射电路。在本文中，接口数据传输使用4位模式。3.3.1 fpga发送设计一、发送结构设计接口传输模块逻辑电路主要由两部分组成：发送模块和发送缓冲器模块。发送模块主要是用adsp ts201 lin

55、k口接收通道连接和时钟，数据打包。缓冲器模块配合发送模块的缓冲数据，与其他模块与fpga的连接和数据传输功能的实现。电路结构如下图所示：图3.4发送设计框图fig 3.4 send the chain intersection design diagram链路传输模块主要实现ddr数据，ddr与时钟合成和可选的错误检测和控制功能14。 ddr数据。链路口的8位并行数据data7：o传输数据，被送往4 ddr模块的数据输入，在时钟传输0比特3 上升沿，沿传输4比特下降7，即每一个时钟周期内完成一个字节的数据传输。 时钟生成。发送时钟90度相位时钟txclk90 ddr模块的时钟输入，发送时钟使c

56、lockoe作为数据输入，产生稳定的不连续的时钟，以满足对时钟和时钟数据链路协议的时序关系需求。 错误检查。使能信号tvere，选择错误检查模块的使用。在16个连续的时钟周期（128位）的8位并行数据被传送的积累，和用于校验和字节的低8位的积累，在第十七个时钟周期发送校验和清晰的积累，在第十八时钟发送空字节。16字节传送的数据是唯一的txdata，校验字节的csum，空字节共同构成的接口发送数据。 接口传输缓冲模块由两部分组成：发送缓冲区和传输控制单元。 发送缓冲区主要完成模拟链路口与fpga内部的数据宽度和速率匹配。通过调用异步fifo来实现这一功能，不对称。 传输控制单元主要是用来控制传送

57、缓冲器fifo的读写控制，基于lxacki传输链路口的工作状态，并按照先进先出的，相应的lxbcmpo。由于ts201链路协议的规定，为128位的数据传输单元。所以每次发送前检查的缓冲区和lxacki状态，如果没有128位的数据需要发送或lxacki为低的缓冲液，该链路口停止工作，时钟信号为低；否则，链路口开始发送数据的128。二、发送技术实现发送模块设计是控制时钟和数据的关键，并确保它们之间的相位关系，即两个ddr模块生成和相互相匹配。要实现这一功能是使用了fpga的关键内设有180度的独立双数据速率时钟d触发器一二相位差（fddrrse）。该fddrrse模块具有复位输入r的一组输入的时钟使能输入，ce，两组数据和d0和c0和c1的时钟，d1，和一个数据输出是否发送数据，发送时钟和txclknot高数据，和数据的低；随着时钟，该txclk90not和clockoe，txclk90为低15。时钟使用链路传输模块，发送时钟，txclknot，txclk90和txclk90not是dcm模块提供了