课程设计 进制计数器

1、西南科技大学信息工程学院电子技术与创新实践基地现代电子系统设计课程设计报告设计题目：现代电子系统设计-74163设计29/28进制计数器专业班级：姓 名：学 号：指导教师：设计期限：2010.10-2011.1- 5 -一、设计任务 用74163设计29/28进制计数器。 二、设计要求用74163设计29/28进制计数器，结果用数码管显示，用开关切换两种进制显示方式。三、设计内容1. 设计思想 74163为异步可预置计数器，29/28进制从0开始计数，则当数码管显示到28/27时就清零，74163为16进制计数器，所以要用两片74163级联 因为结果需用数码管显示则还要用到译码器，用七段显示数

2、码管需要用七段译码器 当数码管显示到28/27时通过与非门反馈到74163清零端，将数码管清零，实现29/28进制计数器的设计。2. 系统方案或者电路结构框图时钟驱动级联741634511译码七段数码管与非门和开关反馈清零或置数因为要实现29/28进制，所以要用到开关一个、3输入的与非门和与门各一个，由上还可知需要1个时钟沿驱动两片74163的级联，两片74163后各接一个4511，两个七段数码管。3. 设计和使用说明在multisim中进行仿真，用系统自带的时钟控制74163的计数，74163为16进制异步可预置计数器，clr(1)为异步清零端，当clr为0时，计数器直接被清零，与其他控制状

3、态无关，load(9)为预置数控制端，在clr为1，ld为0时a、b、c、d输入端的数据将分别被qa、qb、qc、qd所接收，clk(2)为时钟输入端，输入时钟控制74163的计数，ep(7)、et(10)为计数控制端，当ep*et=0时，不管clk作用，计数器都将保持原有状态不变，ep=0、et=1时，进位输出rco也保持不变，et=0时，不管ep状态如何，rco都为0，a(3)、b(4)、c(5)、d(6)为数据输入端，qa(14)、qb(13)、qc(12)、qd(11)为数据输出端，rco(15)为进位输入端将第一片的rco接入到第二片的ep、et端，成为级联，当数码管显示28时，两片

4、74163的输出为00101000，用与非门连接第一片13和第二片11脚反馈输入到load端，当数码管显示27时，两片74163输出为00100111，用四输入与非门连接第二片13和第一片的14、13、12、11脚反馈到load端，这样可在数码管显示28/27时对74163置数，实现29/28进制计数器的设计。在74163输出之后接两片4511译码，4511中el为锁定控制端，当el为0时允许译码输出，bi为消隐输入控制端，当为0时不管其它输入端状态如何，七段数码管均处于熄灭（消隐）状态，不显示数字，当为1时可以译码输出，lt为测试输入端，当bi=1,lt=0时译码输出全为1，不管输入 dcb

5、a 状态如何，七段均发亮，显示“8”。它主要用来检测数码管是否损坏。所以只有当4511el、bi、lt、分别为0、1、1时才工作在译码状态。之后再接两个共阴数码管，而vcc+5v相对数码管电压太大，所以在数码管后接上拉电阻，之后接地使显示管工作。在dxp中没有时钟，所以要用555来设计一个时钟来控制74163的计数。即设计一个单稳态电路来代替时钟周期对74163的控制。单稳态触发器只有一个稳态状态。在未加触发信号之前，触发器处于稳定状态，经触发后，触发器由稳定状态翻转为暂稳状态，暂稳状态保持一段时间后，又会自动翻转回原来的稳定状态。 用555定时器构成的单稳态触发器，r、c为外接元件，触发脉冲

6、u1由2端输入。5端不用时一般通过0.01uf电容接地，以防干扰。改变r、c的值，可改变输出脉冲宽度，从而可以用于定时控制。 仿真图如下：开关可切换两种进制显示方式。dxp原理图如下：用555设计的时钟代替multisim中的时钟控制74163计数。pcb板图如下：3d效果图：四、设计总结通过近两个月的实验及课程设计，我掌握了很多知识，对以前学的很多知识也有了新的理解，很多以前不懂的现在也明白了，而且通过这些实验我培养了自己的动手能力，不再是只顾学习理论知识，同时也让我由学习理论知识的不感兴趣过渡到接触硬件时的兴奋，我想这不止对我学习这门课程有很好的帮助，也影响到以后的后续课程。在课程设计中，我碰到了很多让我感到很难的问题，但是在我的努力下，我解决了这些问题，同时进一步熟悉了multisim和protel dxp软件，对它们的操作也更得心应手，这让我的心态也有了很大的改变，这次课程设计也让我对此类设计有了大慨的了解，这对以后的毕业设计的帮助是很大的。五、参考资料数字电子技术基础（第二版） 彭容修主编 ，武汉理