CMOS元件使用注意事项及原理精

1、517366706.doc2018/9/21CMOS元件使用注意事項及原理每一 MOS晶片中可能含有較TTL/LS更多的功能，且應用簡單，供電壓範圍為3-15伏 特之間，耗用功率極低。對MOS/CMOS IC,應注意：（1）輸入電壓絕不可超過Vdd值，但對4049及4050為例外。（2）如可能的話，避免應用慢速之上升及下降時間之輸入信號，此舉將使元件 耗用 功率增大；上升時間大於15us以上之輸入信號為最佳。（3）所有未被應用之輸入接腳，必需將之連接於仏附）或Vss（Gw）,否則將使元件 特性改變，且可能增大耗用電流。（4）當元件尚未接入工作電壓時，絕不可將輸入信號接至該CMOS信號輸入 接腳

2、上。CMOS原理CMOS是較新的科技，在幾乎沒有電流需求下，藉由互補的 MOS電晶體來實 現邏輯函數。這使得邏輯閘在使用電池為電源的裝置上極有用處。而工作電壓 可低 到3伏特和高到15伏特。VLSI（超大型積體電路），意思是將1000以上的邏輯閘電路製作在同一顆晶片 上，VLSI技術之所以能發展起來，全是拜MOS電晶體的發明所賜，若沒有MOS電晶體的 出現就不會有VLSI也不會進而有ULSI （極大型積體電路）oMOS （Metal-Oxide Semiconducto 可分為 pMOS nMOS 與 CMOS,製程較為簡 單、電路密 集度高、面憤小，不過速度較慢。BiCMOS （Bipola

3、rComplementary-MOS利用BJT的高驅動能力來當輸出級，因此具有BJT的快 速、MOS 的高密集度等優點，但製程相當複雜。MOS製程可以分成以下三種：pMOS nMOS和CMOSo（一）pMOS在MOS製程技術中是最簡單，所以被應用的最早。其是利用電洞來導 電，所以速度會變得較慢。匚）nMOS則是利用電子來做傳導的工作，因為電子的漂移速度約為電洞的二 至三 倍，因此在相同的條件下，nMOS製程的電路可以工作得比pMOS還 要來得快。（三）CMOS則是同時包含了 nMOS和pMOS,因此製程技術變得較為複雜。通 常在CMOS 電路中成對的包含nMOS和pMOS電晶體，在穩態時只有一

4、組電晶體能夠導通， 所以可以說沒有靜態功率（static power消耗，為目前 最省功率的一種電路， 正因如此成為現今流行的技術之一。MOS的特性與基礎（一）加強型MOSMOSFET其結構是金屬、氧化物、矽半導體層層重疊而得。其中氧化物（Si02）是作為絕緣體之用,金屬主要是用來傳遞訊號,矽半導體則構成電晶體的主要部份。矽半導體可分成n型與P型，MOS也因此分成nMOS與pMOS以下將簡單介紹這兩極MOS的結構特性與操作模式。(l)nM0S1.1是基本結構o源極與汲極透過金屬與n型半導體區域相接，但閘極與通道之間有一薄的絕緣體(Si02阻隔。在M0S製作完成之後通道是不 存在的，而它的存在與

5、否視閘電壓(VGS)的大小而定。基體(SS通常是電 路與電路的 最低電壓相接。在VDS0時，若VGS0,使得閘極與汲極相對於源極為正電 位，閘極之正電位將使得P型基體的電洞沿著Si02邊緣離開此區域，造成電子往這一區域靠攏而累積。當 VGS繼續增加，電 子集結的區域慢慢擴大，靠近Si02表面的電子濃度持續增加直到最後汲極電這時VGS的電壓稱為臨界流(ID)能明顯增加時，通道於是建立起來, 電壓(Vth) O-2 _隨著VGS增加超過臨界電壓，感應通道自由載子的密度將增加，汲極電 流也增加。 當我們將VGS固定，VDS持續增加時，汲極電流將會持續增加而保持定值，稱為飽 和(Saturation)

6、若VDS再持續增加將會導致崩潰(Break down情況發生。在VGS Vth的條件下，當VDS二VGS-Vth時，M0S剛好達到飽和狀態的條件，若VDSVGS- Vth, MOS就進入飽和區工作。如果VDSvVGS-Vth,那麼MOS便在線性區工作。反過來說，若VGS Vth, MOS就工作 在截止區，此時通道截止且無電流通過，可視為開關在 開路的狀態。總而言之，在VGS Vth時，MOS不導通，因此汲極電流ID為0mA。在VGSVth時， MOS開始導通，汲極電流與閘源極電壓的關係式可以表示 成：ID二(u CoxW)/2L*(VGS-Vth)2,當 MOS 飽和時(VDSVGS-Vth)

7、ID=(u CoxW)/2L* (2 (VGS-Vth) VDS-V2DS),當 MOS 在線性區時(VDSWGS-Vth)從上式我們了解當WL所能流過的電流愈大，使你設計的電路速度變快，當然面積 也會稍微大。通常一開始著手你的設計時會先採用最小的尺寸來設計，再根據速度 的要求來調整MOS的長寬(L/W)比值。在數位積體 電路中一般的MOS只在截止區和飽和區兩區域切換工作,因此，在學習設計CMOS積體電路時都習慣將MOS當成開關來使用。(2) pMOS517366706.doc2018/9/21圖1. 2是pMOS的基本結構圖。它與nMOS剛好相反，也就是pMOS是架構在n型基 體上面，通道由

8、帶正電的電洞累積而成，因此pMOS的速度會 來得比nMOS還慢。 所以在設計上為求得上升時間(rise time和下降時間(fall time)能夠相近，我們會將pMOS的寬設計得比nMOS還寬。pMOS端 點的命名 仍然與nMOS相同，但所有電壓極性與電流方向是與nMOS相 反。不過關係式子仍 然可用，只是此時的Vth是P型電晶體的臨界電壓。當VGSv Vth時，電晶體才開始導通，下式才成立。y 111 I Ml txtf ft Bliftf t *jnMOS的電流電壓曲線如圖1. 3所示。其中虛線部份是VDS二VGS-Vth的曲線， 也是區分線性區與飽和區的分界線。(二)互補式 MOS (

9、CMOS)簡單來說，CMOS電路就是在同一基體上建立pMOS和nMOS來達成一個 邏輯電 路。而且由nMOS組成的電路在相同的輸入值情況下會得到互補的 結果，這種 結構稱為互補式MOSo它具有相當高的輸入阻抗，很快的切 換速度，低功率消 耗。ID=(卩 CoxW)/2L*(VGS-Vth)2,當 MOS 飽和時(VDSVGS-Vth) ID二(uCoxW)/2L*(2(VGS-Vth)VDS-V2DS),當 MOS 在線性區時(VDSWGS-Vth)VDOfSjr irfxjs IL pMOS上建立了一個pMOS,並且挖一個區域摻入P型雜質而成為另一個P型基 體，便稱為P-wello在這P-w

10、ell裏便建立了另一個電晶體nMOSo反相器的電路圖如圖1. 5所示,由pMOS和nMOS串連而成,這兩個MOS的閘極接在一起形成輸入端，汲極接在一起形成輸出端，而它們的源極各 自接到VDD和VSSo(三)Body EffectBody Effect是指源極與基體之間的電壓VSB不為零而對臨界電壓所形成 的影 響。Vth二Vth(0)+ 丫 (VSB) 1/2Vth二Vth(O) - 丫 (VSB) 1/2其中Vth(O)是VSB二0時的臨界電壓，丫是常數，取決於基體的摻雜濃度。通 常丫值介於0.4到1.2之間。式子中的負號表是用於pMOS nMOS為正。當臨界 電壓因效應而增加時會導致導通電流減少而使得電路速度變慢。(四儿 atch-U PLatch-up是CMOS存在一種寄生電路的現象，它會導致將VDD和VSS短 路，使 得晶片損毀，或者停擺。這種效應是早期CMOS技術不能被接受的重要原因之一。在製程更新和充分瞭解電路設計技巧之後，這種效應已經 可以被控制了。在現在大部份的製程中設計者並不需要太擔心latch-uP的問題，只要設計時使用充分的基體接點。最容易發生latch-up的地方是在I/O pad中，因為 那裡會有大量的電流流過。通常I/O pad都有專門的人在設計，因此我們只 要使用別人提供岀來的電路結構就可以了。(五)臨界電壓臨界電壓Vth是決