QuartusⅡ8.1入门教程(一个Verilog程序的编译和功能仿真)

1、Quartus n 8.1入门教程（一个Verilog程序的编译和功能仿真）Quartus n是Altera公司推出的专业 EDA工具，支持原理图输入、硬件描述语言的输 入等多种输入方式。硬件描述语言的输入方式是利用类似高级程序的设计方法来设计出数字 系统。接下来我们对这种智能的 EDA工具进行初步的学习。使大家以后的数字系统设计更 加容易上手。菜单栏第一步：打开软件资源管理窗口任务管理窗口工作区信息栏制匀|LZ:“fu-r Hr p.快捷工具栏View OuJivtuifl il Ifirgrnrirti&nEW WojETt A5?*grienew Project Wizard）1工程名称

2、：2添加已有文件（没有已有文件的直接跳过next）New Project Wizard: Directory Name, Top-Level Entity5工程名称lestrxWha i$ the yaking dioecvory foo this pioject?|匚:述cicumenh me! 哄帕$LXQ谏面国嘉精品课程徹件测试itthe rwrne of this projtet?顶层模块名（芯片级设计为实体名），要求 与工程名称相同What is the name of the top-level design entity for this project? T his name

3、is 3ase senstive and exaidly nnaAch U ie entity name in ilhe design lie.U* Emitting Proifret Sftling如果有已经存在的文 件就在该过程中添加， 软件将直接将用户所 添加的文件添加到工 程中。New Praject Wizard: Add HIps p日护 Z cf bjSslecl the dz疋和 file you 科口 to incUdc in Ihe pfopct Click Add All to Qdd ol) design filsi in the ptoj&Gt dreclcxy to

4、 be pcejcct. IHcMc: von coil olovs odd design files to Ihc proiost Ider.Fie name;Specfy the path nanies oF any nor-defauk Iduiari日金.U剽 Lib心“.t H 立吃IfI Jld P t Tii ch |血消3选择芯片型号（我们选择 MAX3000A系列下的EPM3256AQC208-10芯片） （注：如果不下载到开发板上进行测试，这一步可以不用设置所选的芯片 的系列型号Hew Protect Wkard; Familv 社 Device SettinRS h祚 3

5、 of 5T63t the family and device yju want to target for compilationTarget device厂 devico wlocbod bf the Fittori* Specific device selected in Available devices* list快速搜索所需的芯片Show in Avilatle device liL Package：:Pin caunrI AnySpeed grade: AryP Show aJvarced JevkeiHdid匚opy ctimoafiLle onyAvaiabie device

6、s:HomeI Core v.LE*1 Uer | Mcnrcr.,ErrowL F PLLEP2C70A672C71.2V66416Finisl服:肖4选择仿真，综合工具（第一次实验全部利用quartus做，三项都选 None，然后next）New Project Wizard; EDA Tool Settings page 4 of 5rcwmat |l Rm gate-fevef eiriiulaticir siromatically after campfation选择时序分析仪5工程建立完成（点finish）Neiv Peject Wizard： Sumrrwry page 5 of

7、 5When you slick hinish. the profed te cfEdted with the Jollcwing setlngs:Project name:t&stTop-level design enlityttstMurrdber of lie added:0Mumbef oi卿 Ibrarie added:0Device-Fnmily name:CyclMia IIDeviceEP2C70FE86C6EDA lools:Design entry/synthcsis:Simulation;Timing 询y 前：pefating condkoniCore voltage1

8、.2VJunction tenrperature range:M5按Project directory:E帖Q国家蓿品煉程嗽件测试丿工程建立完成，该窗口显示所建立工程所有 的芯片，其他第三方 EDA工具选择情况, 以及模块名等等信息。NtAii我们选择 Verilog HDL File设计文件格式既选择 Verilog文本输入形式Veriloa HDL FileVHDL Fil-MemajJ FilesHexadecimal (Intel-Format)FfeMlemorv Initialization FileP Veiification/Debugainq Fil&fIn-Spstnv S

9、&urcei 占nd 卩向h色纟 File： Logic Aralyjzer Interface Pile SignalTp II Logic Analyzer Fil& Vector Wreform File第三步：添加文件(filenew VHDL file),新建完成之后要先保存。New5OFC Builds SystemI- DniTi FistAHDL FileStick DiagrarnZSchematiG File EDIFFieStafp Mririhinft Fi4Spsterrft/eiilog HDL FileTcl Scipt File-Clher FilesAHDL

10、Indude FileBbck Symboi FieChain De?GnptiQn FileSynapsys Design Corisliairts File Tent FieCancel第四步：编写程序以实现一个与门和或门为例，Verilog描述源文件如下:module test(a,b,out1,out2); in put a,b;Output out1,out2;assig n out仁a&b;assig n out2=a | b;en dmodule然后保存源文件；第五步：检查语法(点击工具栏的这个按钮(start An alysis & sy nthesis)flow Suniin

11、uiryr语法检查成功，没有 error级别以上的错误Fl” Stat isIL ei acEevi TlTg lc*r e1 Enli Lr ui? willy-41 C4TinPk鬆L=Rht tiRLftc reQuirKAts”询 I ipa *1 nr.fiiikSiicctsEfJ- Fri Jul. 2? 09.14.20 2ftLLHU Build 1 业目 KJ iili r*Ti antettt.rjr*i*6 6 ri冊二戸u阳册百Fi&aN7a t tl issbuiaJ 心!iix0n4Q该窗口显示了语法检查后的详细 信息，包括所使用的io 口资源的多 少等内容，相应

12、的英文名大家可以 自己查阅点击确定完成语法检查第六步：(锁定引脚，点击工具栏的(pin planner )(注：如果不下载到开发板上进行测试，引脚可以不用分配)* Qlinrtirt |1 -F KQ/ffl 取轴品 S 鰹 i1钛禅试幷口 2d - Pli PhMir-|5* 兰:l: HGmuggrdried p3st;&Tg 1*4. ET冲 Vevi8 - VVne BardGyclone II - EP2C.匸-:LT餐寮 越 F., J/mQFN,口 口 !-.:.-* 卍.伫. 忑3余G-32 uGymcJGeiEK 餐鸳V 回-0 纟唱血 即 c i-kn.r-ccn-co -

13、 乜.-z-LfiL电总 2 吃I-rJ1-!垃JiJJ 3DJ3-.1.,vy.:rKh 2Bl-J_i- =.“酸fi双击location为您的输入输出配置引脚第七步：整体编译(工具栏的按钮(start Complilatio n)z:y：irTEEn曲 sittEg=ii L Il Var sioriKe-izi ax KummTop-L-stl EllI- tyB-sfni lylevi -ZEliming Ffbdolf.fiet Linirig r亡暨已m已tLlnIctal lilifl 11ITiC7CirCX3iFin-dL该窗口给出综合后代码的资源使用情况既芯片型号等等信息

14、。U*Irgitregister?o iTc tol rtgiitez-s0Total piri4 /TcteJL Tirtiiaal piris0Tctal ntmory ia is0 tEnbc：MiJLlipliejrD_1i 1. eJLsneiLlLz0 /Tfital TLLe0 /M2 (setti ngSimulator Setti ngs 下拉 Function )Selii轉-testGenwlFife!Lib関Deoce0 MPtn ：i S eThce： and CcrritorsIcnr lac on P-k*&5 setnce EiTdoiISiicctrial E

15、i 冊?SynchtM SimdaicnTimtig加胡我Fbinpl 辰nli.dimFhpTJLjlSjrilfifcM-1BuflfJ-Liiel-Ink. - I.；I1. -I m_-vHDi InpjlVeiii H)L In pulCWdL F-isanKleiiFilleelbl%|lTurn 叩阳或 w Selhng?im 町r t T ring 帥测 l- OiMtc TmroAnajpW Scihg? Da-siic T E卽 An或日si Regr日口门庐人粗就adSiartlT oo II Lcoh AnahwxLoci： Arafcizer lncerl-ac$Sr

16、iiot tiruLaibn 书向酶；=ir * J bISlmiJston peiicKTirinflTrrip uairc Fxi T rirgMi：水I厂負rec血IMai dFunctional表示功能仿真，既不包括时序 信息，timinng表示时序仿真。加入线及寄存器的延时信息DefiClUlCr .z4 zihlJ-alien ! :DEihom (! Lt iz-irml iniJ-iT icc_E.I-EmibtaSetnziSimUori VnHcaihnSimd 瞄如Output FII& rcwarRPowo Ar帕 or Sodinq: 5SN 4抽沖CanrH2建立一

17、个波形文件:添加波形文件作为信号输出文 件，以便观察信号的输出情况CancelYe ctor W avefonn File：(newVector Waveform File )MewSOP匚 Builder 岡em-Design File*AMdL FileBieck DlagiamZSchemna*icFile EDIF FieMachine File SjRtemVerilQg HOL File Tel Script File Verilog HDL File 甲HDL File-HiesHewaclftcinnal (IntelFcimat File Memory Initialimat

18、iari File-Verifiction/Debijgging Files In-Systann CtMjrce end Probss Fils Logic AraKser Interface Fife SignalTp II Logic Analyzer File-Other Files AHDL llndude File Block Symbol Fis 匚hain Dascription File Ssriopss Design Constraints File feFile然后导入引脚（双击Name下面空白区域Node Finderlist 点击）：14.075 ns双击弹出右边的对

19、话框Master Time Bar:血AValue it14.06 as点击如下图添加信号点击产生端口列表点击产生端口列表接下来设置激励信号（单击 选择TimingMultiplied by 1）JkoutZJ.冲SI A沁60 Q ns.020 0 nS匸胡需二Tgr巴畑artai II - E:/DCQ/|E| 4Ann Kbe r-W fl 测 K/tm - tMt - test.wf|gamerstE trcticnal Srntiaten NedstCoLint V-alne接下来开始仿真（仿真前要将波形文件保存，点击工具栏开始仿真）：10C.Q然后要先生成仿真需要的网表（工具栏processi ngGe nerate Fun ctio naltO.Q mSimulation Netlist )Value at100.0 nsr* At absolute timoi:MJliplied 冈：l我们自定义的输入信号设置b信号源的时候类同设置a信号源，最后一步改为 Multiplied by 2faster Time Br100.0rwh| Pcinter巧6隠h加设置仿真的开始及结束时间T 旧化wihen伞 TCcur Piei*村.亘 讯为 井