实验报告---流水线cpu(处理器)的实现

1、本科实验报告实验名称： 流水线机制CPU的实现一、实验内容和原理实验内容：1、 分析 ARM 指令集，明确指令功能、指令在 CPU 中执行各阶段中的行 为；2、 设计 ARM 处理器的数据通路和控制通路， 画出指令描述表和指令的状 态转换图；3、利用Vivado软件，用Verilog硬件描述语言描述处理器中的各个分部件，每个分部件通过功能仿真；4、利用 Vivado 软件，用 Verilog 硬件描述语言实现分部件的互连，即实现数据通路和控制通路；5、编写测试用的汇编指令， 并将汇编指令转换为二进制的指令编码， 并且加载到处理器中的指令存储器中。6、将 ARM 处理器编程下载至 FPGA 实验

2、板，运行测试程序，并通过开发板上的 led 或数码管显示执行结果。二、实验步骤与实验结果写出实验操作的总体思路、操作规范和主要注意事项；按顺序记录实验中每一 个环节和实验现象。画出必要的实验装置结构示意图，并配以相应文字说明；（一）说明你所实现的ARM处理器是多周期还是流水线 CPU; 共实现了多少条指令？测试通过了多少条指令？我实现的处理器是流水线的，一共实现了 10 条指令，测试通过了 10 条指 令。（二）描述你的设计思路，如果你实现了多周期和流水线 CPU，请分别描述 多周期 CPU 设计思路：流水线处理器设计思路：由于将多周期的阶段分成五级流水，无法设置统一的控制信号，而是让每一级流

3、水段根据自己输入的指令产生控制信号，即将各个控制信号分属到两级流水之间的寄存器当中。本想设计一个移位寄存器来将指令分别送入各级寄存器，但是发现不是特别有必要这样做，因为可以将指令一级一级传递下去可以实现同样的功能。 总共分五级流水，取指，译码，执行，存储，写回。如果指令之间出现相关则设置空指令，如果遇到空指令则所有控制信号为 0,不产生任何有影响的操作。（三）对于实现的多周期处理器，为你所实现的指令画出指令描述表，和指令的状态转换图，一类指令可以画一个表或一个状态转换图助记符功能操作描述LDR加载字RFrd = MemAddrSTR存储字MemAddr = RFrdADD加RFrd = RFr

4、n+Src2SUB减RFrd = RFrn-Src2AND与RFrd = RFrn &Src2ORR或RFrd = RFrn|Src2EOR异或RFrd = RFrnASrc2MOV移动RFrd = Src2CMP比较Set flags based onRFrn - Src2B转移PC = PC + 4 + Bran chAddr（四）画出你设计的处理器（多周期和流水线）的数据通路和控制通路的合成 图，要求为viso图或其他可再次修改的图，不能仅用无法修改的图片RFwr流水线数据通路（viso图双击用viso打开）（一）如果你设计的是流水线 CPU,描述你的设计思路，实现方法，和多周期实现时的

5、异同。流水线实现的时候与多周期的相同之处在于各级部件均相同，控制信号也 相似，不同之处在于多周期是状态机转换，控制信号统一生成，而流水线是分 段处理，流水作业，各级流水线寄存器产生控制该级流水的控制信号。将一个 指令分成5个相同阶段执行，可以提高并行性，充分利用硬件资源。（二）你的验证程序，汇编形式，带注释指令功能描述结果E3A01001MOV RF1, 1RF1 = 1E3A02001MOV RF2, 1RF2 = 1E3A06002MOV RF6, 2RF6 = 2E3A07005MOV RF7, 5RF7 = 5E1560007CMP RF6, RF7Z=(RF 6=RF7?)1:0B,

6、 3Z=1,跳至 E5801000E0811002RF1 = RF1+RF2RF1 = RF1+RF2E0412002RF2 = RF1-RF2RF2 = RF1-RF2E2866001RF6 = RF6+1RF6 = RF6+1E8FFFFF9B, -7跳至E1560007执行E5801000MEMO = RF1MEM0 = RF1（七）你的实验结果见实验结果分析。三、实验结果分析说明分析方法（逻辑分析、系统科学分析、模糊数学分析或统计分析的方法等）对原始数据进行分析和处理，写出明确的实验结果，并说明其可靠程度；我将斐波那契数列计算到了 5,结果应该显示1,2,3,5最终结果为5八、问题与建

7、议对实验过程中出现的问题进行描述、分析，提出解决思路和方法，无法解决的, 要说明原因；记录实验心得体会，提出建议。流水线实现起来较多周期要容易一些，也可能是已经对软件操作比较熟练，差 错的能力也提高了，所以将多周期改造成流水线的时候没花太多功夫，主要就是将 控制信号分属到各个寄存器当中去，并对RF单独开一个读口给Rd字段，因为要在 一拍读出三个寄存器的值较为困难。还将 RF 的读功能取消时钟上升沿触发而是改成只要地址改变就读，这样可以节省在两个流水段之间的时钟周期数为1，取消ALUout寄存器以及CPSR,而将其结果直接输入下一个流水段之间的寄存器， 目的 同样是为了减少两个流水段之间的时钟周期为1。但是要保留PC的寄存器功能。四、实验总结本次实验我学会了使用 Verilog 硬件描述语言，通过软件设计的形式来设计硬 件电路。 Verilog 语言不难学，类似于 C 语言，可以类比学习。数据通路以及 CPU 的设计都是数字电路基础以及计算机原理知识的综合运用。本次实验提升了我综合 运用所学知识，分析，设计电路的能力，