VHDL复习资料填空

1、填空题：1、一般将一个完整的 VHDL 程序称为 设计实体2、VHDL 设计实体的基本结构由（库）、（ 程序包）、（实体 ）、（结构体 ）和（ 配置）组成。3、（ 实体）和（ 结构体）是设计实体的基本组成部分，它们可以构成最基本的 VHDL 程 序。4、根据 VHDL 语法规则，在 VHDL 程序中使用的文字、数据对象、数据类型都需要（事 先声明 ）。5、在 VHDL 中最常用的库是（ IEEE ）标准库，最常用的数据包是（ STD_LOGIC_1164 ） 数据包。6、VHDL 的实体由（实体声明 ）部分和（ 结构体）组成。7、VHDL 的实体声明部分指定了设计单元的（输入出端口）或（引脚

2、），它是设计实体对外的一个通信界面，是外界可以看到的部分。8、VHDL 的结构体用来描述实体的（逻辑结构）和（ 逻辑功能），它由 VHDL 语句构成，是外界看不到的部分。9、在 VHDL 的端口声明语句中，端口方向包括（输入 ）、（输出 ）、（ 双向）和（ 缓冲）。10、VHDL 的标识符名必须以（字母开头） ，后跟若干字母、数字或单个下划线构成，但最 后不能为（下划线）11、VHDL 的数据对象包括（常量 ）、（ 变量）和（信号 ），它们是用来存放各种类型数据 的容器。12、为信号赋初值的符号是（： =）；程序中，为变量赋值的符号是（： =），为信号赋值的 符号是（ =）13、VHDL 的数

3、据类型包括（标量类型 ）、（复合类型 ）、（存储类型 ）和（文件类型 ）。14、在 VHDL 中，标准逻辑位数据有（九 ）种逻辑值。15、VHDL 的操作符包括（逻辑 ）、（ 算术）、（关系 ）和（ 并置）四类。选择题：1、IEEE 于 1987 年公布了 VHDL 的（ A ）语法标准。A、IEEE STD 1076-1987;B、RS232;C、IEEE STD_LOGIC_1164;D、IEEE STD 1076-1993;2、IEEE 于 1987 年公布了 VHDL 的（ D ）语法标准。A、IEEE STD 1076-1987;B、RS232;C、IEEE STD_LOGIC_11

4、64;D、IEEE STD 1076-1993;3、VHDL 的设计实体可以被高层次的系统（ D ），成为系统的一部分。A、输入；B、输出；C、仿真；D、调用4、VHDL 常用的库是（ A ）标准库。A 、 IEEE ； B 、 STD ； C、 WORK ； D 、 PACKAGE5、VHDL 的实体声明部分用来指定设计单元的（ D ）A、输入端口； B、输出端口；C、引脚；D、以上均可6、一个设计实体可以拥有一个或多个（ B ）A 、 IN ；B 、 OUT ；C、 INOUT ；D 、 BUFFERA、设计实体；B、结构体；C、输入； D、输出7、在 VHDL的端口声明语句中，用（A ）

5、声明端口为输入方向。A 、 IN ；B 、 OUT ；C、INOUT ；D、 BUFFER8、在 VHDL的端口声明语句中，用（B ）声明端口为输出方向。A 、 IN ；B 、 OUT ；C、INOUT ；D、 BUFFER9、在 VHDL的端口声明语句中，用（C ）声明端口为双向方向。A 、 IN ；B 、 OUT ；C、INOUT ；D、 BUFFER10、在VHDL的端口声明语句中，用（D）声明端口为具有读功能的输出方向。11、在 VHDL 中用（ D ）来把特定的结构体关联一个确定的实体，为一个大型系统的设计 提供管理和进行工程组织。A、输入；B、输出；C、综合；D、配置12、在 VH

6、DL中， 45_234_278 属于（ A ）文字。A、整数；B、以数制基数表示的；C、实数；D、物理量13、在 VHDL中， 88_670551_278 属于（C）文字。A、整数；B、以数制基数表示的；C、实数；D、物理量14、在 VHDL 中， 16#FE# 属于（ B ）文字。A、整数；B、以数制基数表示的；C、实数；D、物理量15、在 VHDL 中， 100m 属于（ D ）文字。A、整数；B、以数制基数表示的；C、实数；D、物理量16、在 VHDL 中，可以用（ B ）表示数据或地址总线的名称。A、下标名；B、段名；C、总线名；D、字符串17、在下列标识符中， （C ）是 VHDL

7、合法的标识符。A 、 4h_adde； B 、 h_adde_；C 、 h_adder； D 、 _h_adde18、 在下列标识符中，（A）是VHDL错误的标识符。A 、 4h_adde；B 、 h_adde4；C 、 h_adder_4； D 、 h_adde19、在VHDL中，（D）不能将信息带出对它定义的当前设计单元。A、信号；B、常量；C、数据；D、变量20、在 VHDL 中，（ D ）的数据传输是立即发生的，不存在任何延时的行为。A、信号；B、常量；C、数据；D、变量21、在VHDL中，（A ）的数据传输是不是立即发生的，目标信号的赋值需要一定的延时时 间。A 、信号；B、常量；C、数据；D、变量22、在 VHDL中，为目标变量赋值的符号是（C ）。A 、 = ： ；B、 =；C 、 :=；D 、 =23、在 VHDL中，为目标信号赋值的符号是（D ）。A 、 = ： ；B、 =；C 、 :=；D 、 =24、在 VHDL中，定义信号名时，可以用（C）符号为信号赋初值。A