基于CPLD的出租车计价器的设计

1、基于 CPLD 的出租车自动计价系统的设计 作者姓名：李 刚刚 专业名称：信息工程 指导教师：大学 讲师 摘摘 要要 随着电子行业的迅猛发展，计价器在各个领域中的使用越来越频繁，用户对计价 器的要求也越来越高。以出租车多功能计价器为例，用户不仅要求计价器性能稳定， 计费准确；不同国家和地区的收费方式存在差异，即使在同一地区，不同车型的出租 车其收费方式也有差别，而且出租车还面临几年一次的调价或调整收费方式等问题。 传统的基于单片机设计的出租车多功能计价器已远远跟不上这种变化，功能升级 很繁琐，需要硬件重组和软件更新同步进行，成本高，并且每次升级都可能产生新的 不稳定因素；而本设计是基于复杂可编

2、程逻辑器件 (CPLD)的出租车自动计价系统，采 用超高速集成电路硬件描述语言 VHDL 和逻辑综合为基础的自顶向下的电路设计方法， 在硬件电路不加改变的前提下, 功能升级十分方便,从使用情况看, 该设计稳定性好、可 靠性高, 市场前景良好，而且开发成本低，周期短，极大的满足了用户的变化要求。 关键词：硬件设计 CPLD 超高速集成电路硬件描述语言 仿真 Abstract Along with the fast fierce development of the electronics profession, charge the machine in each realm of usage

3、is more and more multifarious, the request of customer to the charge machine is also more and more high. To take multi-function charge machine of the rent car as an example, the customer not only request to charge the machine function stability, charge accurate; the for-rent car of different from th

4、e charges method existence difference of the region, even in same region, car in different nation type it charges the way but also have the difference, and rent the car to still faces a time fee hikes of several years or adjust to charge the way etc. problem. Traditional according to a machine desig

5、n of multi-function charge machine of for-rent car has already canned not keep up with this kind of variety far and far, the function upgrade is very tedious, needing the hardware reorganization to carry on with the software renewal synchronously, the cost is high, and upgrade each time may produce

6、the lately unsteady factor; but according to programmable logic array( CPLD) of the spot of multi-function charge machine of for-rent car, the adoption hardware description language the VHDL and logic is comprehensive for basal from the crest get down of the electric circuit design method, Does not

7、change in the hardware electric circuit under the premise, the function upgrade extremely conveniently, looking from the service condition, this design stability good, the reliability is high, the market prospect is good, moreover the development cost is low, the cycle is short, enormous has satisfi

8、ed the change request of customer. . Key words：Hardware design , Complex Programmable Logic Device, Extremely high soon the integrated circuit hardware description language, Simulation. 目 录 摘摘 要要 .I I ABSTRACTABSTRACT .IIII 1 1 前言前言 .1 1 1.1 课题研究背景.1 1.2 本文所做的工作.3 2 2相关技术介绍相关技术介绍 .4 4 2.1 CPLD 简介.4

9、2.1.1 CPLD 的基本结构.4 2.1.2 CPLD 的特点.4 2.2 XILINX公司可编程逻辑器件介绍.5 2.2.1 XC9500 系列器件结构简述.5 2.2.2 可编程 CPLD 芯片 XC9572 产品规格说明.8 2.3 VHDL 语言简介 .10 2.3.1 VHDL 语言的优点 .10 2.3.2 使用 VHDL 语言的可行性 .12 2.4 XILINX FOUNDATION F1.5 系统简介.12 3 3 出租车自动计价系统的设计出租车自动计价系统的设计.1313 3.1 系统基本设计思想及实现的功能及要求.13 3.1.1 系统基本设计思想.13 3.1.2

10、系统实现的功能及要求.13 3.2 系统硬件设计.14 3.2.1 外围电路介绍.14 3.3 系统软件设计.18 3.3.1 电子钟程序设计.18 3.3.2 计价部分程序设计.19 3.4 程序仿真图.25 结结 论论 .2929 致致 谢谢 .3030 参考文献参考文献 .3131 附录附录 A A（系统程序）（系统程序）.3232 1 前言 1.1课题研究背景 当今社会是数字集成电路广泛应用的社会。数字集成电路由早期的电子管、晶体 管、小中规模集成电路、发展到超大规模集成电路(VLSIC,几万门以上)以及许多具有 特定功能的专用集成电路 ASIC（Application Specifi

11、c Integrated Circuit）。在现 代复杂的数字逻辑系统中，专用集成电路的应用越来越广泛，曾经广泛使用的由基本 逻辑门和触发器构成的中小规模集成电路所占的比例越来越少。 专用集成电路 ASIC 是面向用户定义用途或特定功能的大规模，超大规模集成电路。 专用集成电路的英文是 Application Specific Integrated Circuit, SIC 是其英文缩写。ASIC 有数字的、模拟的、数字和模拟混合的。按制造方式区分，有全定制 ASIC、有半定制 ASIC、可编程 ASIC 三种。其中可编程 ASIC 可做到用户在现场对其编程来实现各种 特定的逻辑功能。正是可编

12、程 ASIC 独特的器件性能和应用方式使拥护可“自制”大规 模数字集成电路的理想成为现实。现在，使用可编程 ASIC 和相应的 EDA 开发系统， 用户可以借助计算机实现各种实际的数字电路或电子系统的设计、功能模拟、时间模 拟以及系统调试。因此，可编程 ASIC 的问世及广泛应用促进了电子系统设计方法的重 大变革这一说法毫不过分。 从 20 世纪 70 年代 Intel 公司第一个推出 4004MPU 起到 80 年代初，是 MPU 技术 飞速发展的时期。MPU 技术的快速渗透刺激了 MPU 外围 LSI 器件的发展。当时由 MPU、MPU 的外围 LSI 器件，通用 IC 这三大积木块搭起来

13、可以标准地实现一个复杂 的电子系统。到了 20 世纪 80 年代中期 MPU 由 8 位、16 位发展到 32 位，速度和集成 度越来越高，再加上电子产品的少少批量多品种化趋势，高速低功耗及小型化的要求， 原来的电子系统中 MPU 的外围 LSI 和通用 IC 适应不了这一技术上的变化。20 世纪 80 年代中期以来可编程 ASIC 以其现场可编程，高速，高集成度的优势充当了电子系统中 的新的积木块。由 MPU、存储器和可编程 ASIC 这三个可编程的积木块组成现代电子 系统已形成趋势或潮流。是否采用可编程 ASIC 来实现电子产品的设计已成为衡量电子 产品是否先进的标准之一。可以说可编程 A

14、SIC 技术是现代电子系统设计的新潮流，对 于一个现代电子系统设计师来说，学习应用可编程 ASIC 技术势在必行。 虽然 ASIC 的成本很低，但设计周期长，投入费用高。可编程逻辑器件 （PLD，Programmable Logic Device）自问世以来，经历了从低密度的 PROM、PLA、PAL、GAL 到高密度的现场可编程门阵列（FPGA，Field Programmable Gate Array）和复杂可编程逻辑器件 CPLD（Complex Programmable Logic Device）的 发展过程。大规模可编程逻辑器件的出现打破了中小规模通用型集成电路和大规模专 用集成电路

15、垄断的天下，它们既继承了专用集成电路的高集成度、高可靠性的优点， 又克服了专用集成电路设计周期长、投资大和灵活性差的缺点；它们也可以解决使电 子系统小型化、低功耗、高可靠性等问题。利用它们进行产品开发，不仅设计制造成 本低、设计开发周期短、开发工具先进、可靠性高，而且具有完全的知识产权，给设 计人员带来了诸多方便。FPGA/CPLD 因此被广泛应用于电子产品的原型设计和电子产 品生产(一般在 1 万件以下)之中。几乎所有应用门阵列、PLD 和中小规模通用数字集 成电路的场合均应用 FPGA 和 CPLD 器件。 FPGA 与 CPLD 都是可编程逻辑器件,它们是在 PAL、GAL 等逻辑器件的

16、基础之 上发展起来的，它们在高密度、高速度、低功耗等方面发展很快，同以往的 PLA、PAL、GAL 等相比较,FPGA/CPLD 的规模比较大,它可以替代几十甚至几千块通 用 IC 芯片。在这十几年的发展过程中,以 FPGA/CPLD 为代表的数字系统现场集成技 术取得了惊人的发展,单一芯片的门数从几百门增加到数百万门，现场可编程逻辑器件 从最初的 1200 个可利用门,发展到 90 年代的 25 万个可利用门。目前,国际上著名半导 体器件公司有 Xilinx，Lattice，Altera 等，研发出若干新型的大规模可编程逻辑器件。 CPLD 有 Xilinx 公司的 XC9500 系列, L

17、attice 公司的 ispLSI/PLSI1000 系列和 MACH5 系 列，Altera 公司的 MAX7000 系列和 MAX9000 系列等。Xilinx 公司的 XC5000/4000 系列, Actel 公司的 ACT 系列，TI 公司的 TPC 系列, Altera 公司的 FLEX 系列等是 FPGA 的代 表产品。厂商又陆续推出了数百万门的单片 FPGA 芯片,将现场可编程器件的集成度提 高到一个新的水平。 随着可编程逻辑器件及 EDA 技术的高速发展，电子系统向集成化、小型化、大规 模和高速度的方向发展，电子系统的设计技术和工具也发生了深刻的变化。计算机技 术的普及加速了

18、电子设计自动化技术的进程，EDA 开发系统的自动化和智能化程度也 日臻完善。 由美国国防部提出的 VHDL（Very High Speed Integrated Circuit Hardware Description Language）即超高速集成电路硬件描述语言，是为了要解决项目间的信息 交换困难和设计维护困难，同时也为解决当时的超高速集成电路（VHSIC，Very High Speed Integrated Circuit）计划而提出的一种硬件描述语言，采用高层次的、自顶向下的 设计方法来描述硬件，非常适合当前需要。它改变了传统的数字系统的描述方法和设 计方法，使得软件实现硬件化、硬件设

19、计软件化、用户自制大规模和超大规模集成电 路等都成为了现实。美国国防部 1987 年 12 月 IEEE 接受 VHDL 为标准的 HDL，这就 是今天的 IEEE STD1076-1987 和 IEEE STD1076-1993。 Foundation Series 可编程器件开发系统是 Xilinx 公司设计的 EDA 工具，具有很强 的开发和设计功能，是电子设计不可缺少的工具，他可以接受多种方式的输入：原理 图输入、文本输入（硬件描述语言）、第三方 EDA 工具提供的接口等。系统的仿真器 具有很强灵活性，可以控制对单器件或多器件的仿真。 1.2本文所做的工作 出门坐出租车已成为现在很多人

20、的选择，不仅随叫随到而且快捷方便，那么公平 合理准确的计费就成为人们最关注的问题。 本文主要内容是利用 CPLD 可编程逻辑器件设计并实现一个适合实际的出租车计 价系统，采用 VHDL 语言进行编程，编程环境为 Xilinx 公司的可编程器件的开发系统 （Xilinx Foundation），源程序文件经编译后下载到可编程逻辑器件 XC 9572 芯片内部 后，可应用于实际的出租车计价系统中。 2相关技术介绍 2.1 CPLD 简介 复杂可编程逻辑器件 CPLD 与现场可编程门阵列 FPGA 都是在 PLA、PAL、GAL 等逻辑器件的基础上发展起来的。与以往的 PLA、PAL、GAL 等相比

21、较，FPGA/CPLD 的规模比较大，它可以替代几十甚至几千块通用 IC 芯片。这样的 FPGA/CPLD 实际上 就是一个子系统部件。这种芯片受到世界范围内电子工程设计人员的广泛关注和普遍 欢迎。 2.1.1 CPLD 的基本结构 CPLD 的集成度在千门/片以上，其基本结构是由与阵列、或阵列、输入缓冲电路、 输出宏单元组成。其与阵列比 PAL 大得多，但并非靠简单的增大阵列的输入、输出端 口达到。阵列占用芯片的面积随其输入端数的增加而急剧增加，而芯片面积的增大不 仅使芯片的成本增大，还使信号在阵列中传输延迟加大而影响其运行速度。所以 CPLD 通常是由多个类似 PAL 功能块组成，具有很大

22、的固定于芯片上的布线资源，通 过位于中心的互连矩阵连接在一起。 互连阵列要将来自 I/O 的信号和逻辑块的输出布线到器件内任何逻辑块的输入。 一般互连矩阵有两种形式：基于阵列的互连和基于多路开关的互连。基于阵列的互连 是纵横开关的实现方式，它允许任何输入到互连矩阵中的信号布线到任何逻辑块，是 完全可布通的。基于多路开关的互连是对逻辑块的每个输入有一个多路转换器，输入 到互连矩阵的信号被连接到每个逻辑块的大量多路开关的输入端，这些多路转换器的 选择是可编程的，只允许其一个输入通过它进入逻辑块。所以布通率与多路转换器的 输入宽度有关，宽度愈大，所占面积增加，性能降低。 与 FPGA 相比，CPLD

23、 不采用分段互连方式，因而具有较大的时间可预测性，产 品可以给出引腿到引腿的最大延迟时间；此外，CPLD 具有很宽的输入结构，适合于 实现高级的有限状态机；具有 ISP 性能的 CPLD，可以直接在系统内对其进行编程，因 而类似于具有 ISP 性能的 SRAM 查找表类型的 FPGA。 2.1.2 CPLD 的特点 20 世纪 80 年代中期,Altera 和 Xilinx 分别推出了类似于 PAL 结构的扩展型 CPLD 和与标准门阵列类似的 FPGA ,它们都具有体系结构和逻辑单元灵活、集成度高以及适 用范围宽等特点。这两种器件兼容了 PLD 和通用门阵列的优点,可实现较大规模的电路,编

24、程也很灵活,具有以下特点： (1) 目前的 CPLD 主要是基于 E2 PROM 或 FLASH 存储器编程 ,编程次数达 1 万 次。其优点是在系统断电后 ,编程信息不丢失。CPLD 又可分为在编程器上编程和在系 统编程 (ISP) CPLD 两种。 ISP 器件的优点是不需要编程器 ,可先将器件装焊于印制板 ,再 经过编程电缆进行编程,编程、调试和维护都很方便 。 (2) CPLD 是将多个可编程阵列逻辑 (PAL)器件集成到一个芯片 ,具有类似 PAL 的 结构。一般情况下 CPLD 器件中至少包含三种结构 :可编程逻辑功能块 (FB);可编程 I/ O 单元 ;可编程内部连线 。 (3

25、) 在速度上 CPLD 优于 FPGA。由于 FPGA 是门级编程 ,且 CLB 之间是采用分 布式互连 ;而 CPLD 是逻辑块级编程 ,且其逻辑块互连是集总式的。因此 ,CPLD 比 FPGA 有较高的速度和较大的时间可预测性 ,产品可以给出引腿到引腿的最大延迟时间 。 (4) FPGA/CPLD 软件包中有各种输入工具和仿真工具,以及版图设计工具和编程器 等全线产品,电路设计人员在很短的时间内就可完成电路的输入、编译、优化、仿真,直 至最后芯片的制作。 (5) 电路设计人员使用 FPGA/CPLD 进行电路设计时,软件易学易用。 2.2 Xilinx 公司可编程逻辑器件介绍 目前生产 C

26、PLD 和 FPGA 的公司主要有 Altera、Xilinx、Lattice 以及 AMD 公司。 本次设计所使用的可编程逻辑器件是由 Xilinx 公司生产的 CPLD 器件XC9572。以 下就对 Xilinx 公司生产的 XC9500 系列以及本次所采用的 XC9572 进行介绍。 2.2.1 XC9500系列器件结构简述 XC9500 系列器件采用 ISP 技术。每个 XC9500 系列器件是一个由多个功能块(FB) 和 I/O 块(IOB)组成，可用开关矩阵 FastCONNECT 完全互连的子系统，IOB 提供器件 输入和输出的缓冲，每个 FB 提供具有 36 个输入和 18 个

27、输出的可编程逻辑的容量。 FastCONNECT 开关矩阵连接所有 FB 的输出和输入信号到 FB 的输入端，对于每个 FB，1218 个输出(取决于封装的引腿数)和有关的输出使能信号直接驱动 I/B。图 2.1 所示的是 XC9500 系列器件的结构。它采用了基于 Flash 的 0.35m 技术，可以提供 10000 次以上编程/擦除周期。 XC9500 系列器件分为以下三种系列： (1) XC9500XV 系列器件：2.5VISP；引脚至引脚延时 3.5ns，fsys=200MHz；多种 电压的 I/O 接口，可以支持的电压为 3.3V/2.5V/1.8V。 (2) XC9500XL 系

28、列器件：3.3VISP；引脚至引脚延时 4ns，fsys=196MHz；多种电 压的 I/O 接口，可以支持的电压为 5.0V/3.3V/2.5V。 (3) XC9500 系列器件：5.0VISP；引脚至引脚延时 5ns，fsys=126MHz；多种电压 的 I/O 接口，可以支持的电压为 5.0V/3.3V。 以下介绍一下 XC9500 系列的基本结构。 (1) XC9500 功能块(FB ) 每个功能块由 18 个独立的宏单元组成，能够实现组合逻辑和时序逻辑功能。FB 能接收全局时钟，输出使能和复位/置位信号。FB 生成 18 个输出以驱动 FastCONNECT，这 18 个输出与其对应

29、的输出使能信号也可以驱动 I/OB。 功能块的结构框图如图 2.1 所示 图 2.1 功能块 FB 的结构框图 (2) 宏单元(Macrocell) 通常宏单元由可编程的逻辑阵列、乘积项分配器、可编程寄存器、数据选择器以 及一些相应的简单的门电路构成。 一般来说，XC9500 系列的每一个宏单元可以单独配置成组合逻辑功能或者时序逻 辑功能，这主要取决于宏单元中的寄存器是否被旁路。 图 2.2 说明了 FB 中宏单元的内部结构 图 2.2 FB 中宏单元的内部结构 (3) 开关矩阵(Switch Matrix) 开关矩阵也是 CPLD 内部可编程的重要资源，其连接信号到 FB 的输入。所有 UO

30、B 的输出和所有 FB 的输出都驱动 FastCONNECT 开关矩阵。这些信号的任一个都 可以通过编程选择以统一的延时驱动每个 FB。如图 2.3 所示。 (4) I/O 模块(IOB) 在 XC9500 系列 CPLD 的内部结构中，I/O 块的功能是用来为 CPLD 的输入和输出 提供相应的缓冲，即用来为内部逻辑电路和器件的用户引脚之间提供相应的接口，它 的具体结构和输出使能如图 2.4 所示。 图 2.3 FastCONNECT 开关矩阵 (5) 乘积项分配器(Product Term Allocator) 在 XC9500 系列 CPLD 的 FB 中，乘积项分配器的主要功能是用来控

31、制如何将直接 来自于可编程与阵列的 5 个乘积项分配给相应的宏单元来使用。 2.2.2 可编程 CPLD 芯片 XC9572 产品规格说明 1、XC9572 的特性 (1) 所有引脚提供 7.5ns 引脚引脚逻辑延时； (2) 125MHz 计数频率； (3) 具有 1600 个可用门的 72 个宏单元； (4) 72 个用户 I/O 引脚； (5) 5V ISP(内部系统可编程)； 可完成 10000 次编程/擦除； 图 2.4 IOB 结构图 可完成所有商用电压和温度范围的编程/擦除； (6)增强的引脚锁定结构； (7) 灵活的 36V 18 功能块； 90 个乘积项可驱动功能块内 18

32、个宏单元的任意乘积项； 具有全局时钟、乘积项时钟、输出使能及置位复位信号； (8) 扩展的 IEEE Std 1149.1 边界扫描支持(JTAG)； (9) 每个宏单元内具有可编程功率转换模式； (10) 单个输出时有转换速率控制功能； (11) 用户可编程地针功能； (12) 为设计保护提供的扩展模式安全特性； (13) 高驱动的 24mA 输出； (14) 3.3V 或 5V 的 I/O 能力； (15) 先进的 CMOS 5V 快速闪烁技术； (16) 支持多片的 XC9500 并行编程； (17) 支持 44 脚 PLCC，84 脚 PLCC，100 脚 PQFP 和 100 脚 T

33、QFP 封装形式。 2、XC9572 特性说明 XC9572 是一种高性能的 CPLD，为一般的逻辑集成提供了先进的系统内部编程及 测试功能。它由 8 个 36V18 功能块组成，功能块提供 1600 个 7.5ns 传输延时的可用门。 系统的整体结构见图 2.5。 2.3 VHDL 语言简介 当前，在国内外应用的硬件描述语言有许多种，VHDL 语言是应用最广泛的硬件 描述语言之一。VHDL 语言功能相当强大，不但适应了当今电子设计自动化技术的飞 速发展，还变革性地促进了电子设计自动化技术的进步。世界上一些著名 EDA 公司的 开发工具均支持 VHDL。用 VHDL 语言编程实现数字电子系统硬

34、件设计容易做到技术 共享，HDL 语言最适合于用 CPLD 和 FPGA 等器件实现数字电子系统设计。 2.3.1 VHDL 语言的优点 VHDL 语言主要用于描述数字系统的结构、行为、功能和接口。除了含有许多具 有硬件特征的语句外，VHDL 的语言形式和描述风格与句法十分类似于一般的计算机 高级语言。VHDL 语言的程序结构特点是见一项工程设计，或称设计实体（可以是一 个元件、一个电路模块湖一个系统）分成外部（或称可视部分，即端口）和内部（或 称可视部分），即设计实体的内部功能和算法完成部分。在对一个设计实体定义了外 部界面后，一旦其内部开发完成后，其它的设计就可以直接调用这个实体。这种将设

35、 计实体分成内外部分的概念是 VHDL 系统设计的基本点。应用 VHDL 进行工程设计的 优点是多方面的。 1、与其他的硬件描述语言相比，VHDL 具有更强的行为描述能力。 2、VHDL 丰富的仿真语句和库函数，使得在任何大系统的设计早期，就能检查设 计系统的功能可行性，随时可对设计进行仿真模拟。 3、 VHDL 语句的行为描述能力和程序结构决定了它具有支持大规模设计的分解 和 图 2.5 XC9572 结构图 已有设计的再利用功能。符合市场需求的大规模系统高效、高速的完成必须由许多甚 至多个开发组共同并行工作才能实现。 4、对于用 VHDL 完成一个确定的设计，可以利用 EDA 工具进行逻辑

36、综合和优化， 并自动把 VHDL 描述设计转变成门级网表。VHDL 对设计的描述具有相对独立性，设 计者可以不懂硬件的结构，也不必管最终设计实现的目标器件是什么，而进行独立的 设计。 5、由于 VHDL 具有类属描述语句和子程序调用等功能，对于已完成的设计，在不 改变源程序的条件下，只需改变类属参量或函数，就能轻易地改变设计的规模和结构。 2.3.2使用 VHDL 语言的可行性 使用 VHDL 语言设计出租车自动计价系统，使其实现出租车上电子数字钟和计费 器以及预置和模拟汽车启动、停止、暂停等功能，并设计动态扫描电路显示时钟和车 费数目，突出了其作为硬件描述语言的良好的可读性、可移植性和易理解

37、等优点。 VHDL 语言编制的程序编译通过下载到特定芯片后，可应用于实际的出租车计价系统 中。 2.4 Xilinx Foundation F1.5 系统简介 Xilinx Foundation 系统是 Xilinx 公司可编程器件的开发系统之一，是一种目前使用 较广的开发系统。该系统提供一个非常友好的用户界面，具有很强的开发和设计功能。 在此开发系统下，用户可以完成从设计输入到设计仿真；从设计编译到器件编程，全 部操作都在一个图形界面下操作完成。 Foundation 系统 支持 Xilinx 公司的全部系列的可编程逻辑器件，利用该系统可以 开发任何一种 Xilinx 公司可编程逻辑器件。

38、3 出租车自动计价系统的设计 3.1系统基本设计思想及实现的功能及要求 3.1.1系统基本设计思想 本系统设计包含电子钟和计价器的设计，用 VHDL 语言实现整个系统的设计，编 程环境为 Xilinx Foundation F1.5 系统。电子钟程序的设计要有时分秒的计量及显示， 并且要有调节时间的功能。计价器程序的设计要有行驶路程、总金额和等待时间的计 量及显示。设计最终生成 SRAM 目标文件( 3 .sof) ,通过 JTAG 端口下载、Byte2Blaster 编程电缆并行口 PS 配置,将设计数据下载到相应的 CPLD 中。 3.1.2系统实现的功能及要求 出租车自动计价系统实现两方

39、面的功能，一是有一个电子数字钟的显示，一是计 价部分（计价器），如图3.1所示。 1、电子钟实现功能及要求： （1）在LED数码管上显示时、分、秒； （2）设置清零按键clr，Clr信号有效时，使小时为1和分钟为1； （3）设置小时调整按键，使小时加1，设置分钟调整按键，使分钟加1。 2、计价器实现功能及要求： （1）实现预置功能，能预置起步费，车行1.5公里内，且累计等待时间2分钟内， 起步费3元； （2）实现计价、计时、计程功能。 计价部分为：起步费6元，车行1.5公里外以每公里1元计费，累计等待时间2分钟内 不计费，2分钟外以每分钟1.5元计费。计价范围为0-999.9元，分辨率为0.1

40、元。 计时部分为：计算乘客等待时间，计时器量程为59分，满量程自动归零。计时分 辨率为1分钟。 计程部分为：计算乘客所行驶的公里数，计程器的量程为99公里，满量程自动归 零。计程分辨率为0.1公里。 （3）设计动态扫描显示电路，显示出租车费、等待时间、行驶路程。 （4）公里脉冲传感信号设定为每发一个脉冲代表运行了0.1公里。 3.2系统硬件设计 系统硬件结构及框图如图 3.1 所示。 在硬件设计方面，因为是设计它的可实现性，所以电子钟的调节信号、等待信号 和启动以及复位手动输入，在使用 foundation 软件模拟时则使用分频出的不同频率信 号。这样硬件设计则主要包括这几部分：频率信号源、键

41、盘、功能芯片 XC9572、数码 管显示、显示位驱动电路及数码管段选驱动电路。XC9572 是一种高性能的 CPLD，具 有 72 个用户 I/O 引脚，图 3.2 是电路的具体设计电路，数码管显示部分共用了 9 个 LED 数码管，分别为 4 位计价显示，3 位计程显示，和 2 位等待时间显示，电子钟部 频率信号分频模块 控制模块 等待信号 公里脉冲 计费/复位 电子钟 计费模块 计时模块 计程模块 数 码 管 显 示 图 3.1 计价系统件功能框图 LED 数码管动态扫描信号 f1 f10 f15 f1 分的数码管及驱动电路因重复所以省略，总体电路图如图 3.2 所示，在第三章介绍电子 钟

42、的程序设计部分。 3.2.1外围电路介绍 信号源晶振电路如图 3.3 所示。 123456 A B C D 654321 D C B A Title NumberRevisionSize B Date:19-Jun-2006Sheet of File:H:Sheet2.DD BDrawn By: IO 1 IO 2 IO 3 IO 4 IO/GCK1 5 IO/GCK2 6 IO/GCK3 7 IO 8 IO 9 IO 35 IO 36 IO 37 IO 38 IO/GSR 39 IO/GTS2 40 IO/GTS1 42 IO 43 IO 44 IO 11 IO 12 IO 13 IO 14

43、 IO 18 IO 19 IO 20 IO 22 IO 24 IO 25 IO 26 IO 27 IO 28 IO 29 IO 33 IO 34 TCK 17 TDI 15 TMS 16 TDO 30 VCCINT 21 GND 10 U? XC9572-7PC44C(44) 1 2 3 4 56 7 10 9 8 SM2 1 2 3 4 56 7 10 9 8 SM3 1 2 3 4 56 7 10 9 8 SM4 1 2 3 4 56 7 10 9 8 SM5 E E E E D D D D T2 T3 T4 T5 C C C C G G G G F F F F T2 T3 T4 T5 A

44、 A A A B B B B 1 2 3 4 56 7 10 9 8 SM6 1 2 3 4 56 7 10 9 8 SM7 1 2 3 4 56 7 10 9 8 SM8 1 2 3 4 56 7 10 9 8 SM9 1 2 3 4 56 7 10 9 8 SM1 R131 1K R133 1K R135 1K R137 1K R139 1K R141 1K R143 1K PNP1 PNP2 PNP3 PNP4 PNP5 PNP6 PNP7 BG101 9012 BG102 9012 BG103 9012 BG104 9012 BG105 9012 BG106 9012 BG107 90

45、12 T4 T5 T6 T7 BG109 9013 BG110 9013 BG111 9013 BG112 9013 R109 1K R110 1K R111 1K R112 1K A4 A5 A6 A7 B7 R131 1K R131 1K R131 1K R131 1K R131 1K R131 1K R131 1K A B C D E F G VCC K5 5 K4 4 K3 3 K2 2 K0 0 K1 1 KEYH2 KEYH1 KEYH0 R5 10K R4 10K VCC 1 GND 2 TCK 3 TDO 4 TDI 5 TMS 6 J3 XJTAG GND TCK TDO T

46、DI TMS VCC NC 1 GND 2 VCC 4 OUT 3 U5 240Hz VCC VCC TMS TDO TDI TCK VCC T3 BG112 9013 R112 1K A3 T2 BG112 9013 R112 1K A2 T9 BG112 9013 R112 1K A9 T1 BG112 9013 R112 1K A1 T8 BG112 9013 R112 1K A8 G F T1 A B E D T1 C G F T6 A B E D T6 C E D T7 C E D T8 C E D T9 C B A T9 F G B A T8 F G B A T7 F G 图 3.

47、2 总体设计电路图 123456 A B C D 654321 D C B A Title NumberRevisionSize B Date:15-Jun-2006Sheet of File:C:Documents and Settingshuang桌桌Sheet2.DDBDrawn By: NC 1 GND 2 VCC 4 OUT 3 U5 240Hz VCC 图 3.3 电源晶振 因为本设计对信号频率精确读要求较高，所以使用 240 赫兹有源晶振，通过分频 得到各分频信号。 键盘控制电路如图 3.4。 123456 A B C D 654321 D C B A Title NumberR

48、evisionSize B Date:19-Jun-2006Sheet of File:H:Sheet2.DD BDrawn By: IO 1 IO 2 IO 3 IO 4 IO/GCK1 5 IO/GCK2 6 IO/GCK3 7 IO 8 IO 9 IO 35 IO 36 IO 37 IO 38 IO/GSR 39 IO/GT S2 40 IO/GT S1 42 IO 43 IO 44 IO 11 IO 12 IO 13 IO 14 IO 18 IO 19 IO 20 IO 22 IO 24 IO 25 IO 26 IO 27 IO 28 IO 29 IO 33 IO 34 TCK 17

49、TDI 15 TM S 16 TDO 30 VCCINT 21 GND 10 U? XC9572-7PC44C(44) 1 2 3 4 56 7 10 9 8 SM 2 1 2 3 4 56 7 10 9 8 SM 3 1 2 3 4 56 7 10 9 8 SM 4 1 2 3 4 56 7 10 9 8 SM 5 E E E E D D D D T2 T3 T4 T5 C C C C G G G G F F F F T2 T3 T4 T5 A A A A B B B B 1 2 3 4 56 7 10 9 8 SM 6 1 2 3 4 56 7 10 9 8 SM 7 1 2 3 4 56

50、 7 10 9 8 SM 8 1 2 3 4 56 7 10 9 8 SM 9 1 2 3 4 56 7 10 9 8 SM 1 R131 1K R133 1K R135 1K R137 1K R139 1K R141 1K R143 1K PNP1 PNP2 PNP3 PNP4 PNP5 PNP6 PNP7 BG101 9012 BG102 9012 BG103 9012 BG104 9012 BG105 9012 BG106 9012 BG107 9012 T4 T5 T6 T7 BG109 9013 BG110 9013 BG111 9013 BG112 9013 R109 1K R11

51、0 1K R111 1K R112 1K A4 A5 A6 A7 B7 R131 1K R131 1K R131 1K R131 1K R131 1K R131 1K R131 1K A B C D E F G VCC K5 5 K4 4 K3 3 K2 2 K0 0 K1 1 KEYH2 KEYH1 KEYH0 R5 10K R4 10K VCC 1 GND 2 TCK 3 TDO 4 TDI 5 TM S 6 J3 XJTAG GND TCK TDO TDI TM S VCC NC 1 GND 2 VCC 4 OUT 3 U5 240Hz VCC VCC TM S TDO TDI TCK

52、VCC T3 BG112 9013 R112 1K A3 T2 BG112 9013 R112 1K A2 T9 BG112 9013 R112 1K A9 T1 BG112 9013 R112 1K A1 T8 BG112 9013 R112 1K A8 G F T1 A B E D T1 C G F T6 A B E D T6 C E D T7 C E D T8 C E D T9 C B A T9 F G B A T8 F G B A T7 F G 图 3.4 键盘控制电路 键盘控制电路的按键采用行列对应端口接通来实现信号输入，例如当 K0 按下时， 芯片的管脚 1 和管脚 3 接通。K0

53、 为计价器启动键 start,K1 为清零键 clr，K2 为等待信 号，K3 为公里脉冲，K4、K5 为分钟和小时的调节按键。 数码管显示驱动电路如图 3.5。通过三极管 9012 对基极电流的放大使数码管 a、b、c、d、e、f、g 各个显示段点亮，各个显示段则由 cx9572 输出不同的数值码， 来组成不同数字。LED 的工作电流在 810 毫安，通过计算 R131 选择 1K 电阻排。 123456 A B C D 654321 D C B A Title NumberRevisionSize B Date:19-Jun-2006Sheet of File:H:Sheet2.DDBDr

54、awn By: IO 1 IO 2 IO 3 IO 4 IO/GCK1 5 IO/GCK2 6 IO/GCK3 7 IO 8 IO 9 IO 35 IO 36 IO 37 IO 38 IO/GSR 39 IO/GTS2 40 IO/GTS1 42 IO 43 IO 44 IO 11 IO 12 IO 13 IO 14 IO 18 IO 19 IO 20 IO 22 IO 24 IO 25 IO 26 IO 27 IO 28 IO 29 IO 33 IO 34 TCK 17 TDI 15 TMS 16 TDO 30 VCCINT 21 GND 10 U? XC9572-7PC44C(44) 1

55、2 3 4 56 7 10 9 8 SM2 1 2 3 4 56 7 10 9 8 SM3 1 2 3 4 56 7 10 9 8 SM4 1 2 3 4 56 7 10 9 8 SM5 E E E E D D D D T2 T3 T4 T5 C C C C G G G G F F F F T2 T3 T4 T5 A A A A B B B B 1 2 3 4 56 7 10 9 8 SM6 1 2 3 4 56 7 10 9 8 SM7 1 2 3 4 56 7 10 9 8 SM8 1 2 3 4 56 7 10 9 8 SM9 1 2 3 4 56 7 10 9 8 SM1 R131 1

56、K R133 1K R135 1K R137 1K R139 1K R141 1K R143 1K PNP1 PNP2 PNP3 PNP4 PNP5 PNP6 PNP7 BG101 9012 BG102 9012 BG103 9012 BG104 9012 BG105 9012 BG106 9012 BG107 9012 T4 T5 T6 T7 BG109 9013 BG110 9013 BG111 9013 BG112 9013 R109 1K R110 1K R111 1K R112 1K A4 A5 A6 A7 B7 R131 1K R131 1K R131 1K R131 1K R13

57、1 1K R131 1K R131 1K A B C D E F G VCC K5 5 K4 4 K3 3 K2 2 K0 0 K1 1 KEYH2 KEYH1 KEYH0 R5 10K R4 10K VCC 1 GND 2 TCK 3 TDO 4 TDI 5 TMS 6 J3 XJTAG GND TCK TDO TDI TMS VCC NC 1 GND 2 VCC 4 OUT 3 U5 240Hz VCC VCC TMS TDO TDI TCK VCC T3 BG112 9013 R112 1K A3 T2 BG112 9013 R112 1K A2 T9 BG112 9013 R112 1

58、K A9 T1 BG112 9013 R112 1K A1 T8 BG112 9013 R112 1K A8 G F T1 A B E D T1 C G F T6 A B E D T6 C E D T7 C E D T8 C E D T9 C B A T9 F G B A T8 F G B A T7 F G 图 3.5 数码管段显示驱动电路 位选信号驱动电路如图 3.6。 123456 A B C D 654321 D C B A Title NumberRevisionSize B Date:15-Jun-2006Sheet of File:C:Documents and Settingsh

59、uang桌桌Sheet2.DDBDrawn By: T4 BG112 9013 R112 1K A4 图 3.6 数码管位选驱动电路（部分） 位选信号由 A4 进入，经 9013 放大电路放大，点亮对应的数码管。也由 cx9572 的 I/O 输出的不同数值来循环扫描点亮数码管。数码管采用共阴极，因此当 I/O 输出为 高电平时数码管点亮。 I/O 3.3系统软件设计 系统软件总体设计包括四大模块，即分频模块、控制模块、计量模块（含电子钟） 和译码显示模块。 分频模块对输入脉冲进行分频，得到频率为 15Hz、10Hz 和 1Hz 三种频率时钟信 号。 控制模块是系统的核心部分，对计价器的状态进

60、行控制。 计量模块完成钟表计时，出租车计价、计时、计程功能。 动态扫描/译码显示模块完成电子钟、计费、计时、计程数据显示。程序设计时将 电子钟显示、里程和等待时间显示、计费显示模块的动态扫描功能独立出来，单独设 计一个共用的扫描模块，因此将电子钟显示、里程和等待时间显示、计费显示模块各 自都分为计数模块和扫描两个模块。 3.3.1电子钟程序设计 电子钟原理图如图 3.7 所示。 电子钟端口信号图见图 3.8。 f1 为系统分频模块产生的 1s 时钟信号。 秒计数器 分计数器 时计数器 数 码 管 显 示 LED 数码管位选择信号 Scanclk 秒个位 秒十位 分个位 分十位 时个位 时十位