三位二进制减法计数器

1、成绩评定表学生班级学号专业课程设计题目数字电子课程设计组长签字:成绩日期2014年7月 日课程设计任务书学院信息科学与工程：业学生班级学号课程设计题目1.三位二进制减法计数器（无效态：000, 110） 2、串行序列检测器 （检测序列：1101） 3.基于74191芯片仿真设计54进制减法计数器 并显示计数过程实践教学要求与任务：1）釆用实验箱设计、连接、调试三位二进制计数器。2）釆用multisim仿真软件建立复朵的计数器电路模型调试审行序列检测器。3）釆用multisim仿真软件建立复杂的计数器电路模型调试基于74191芯片仿 真设计54进制减法计数器并显示计数过程；4）对电路进行理论分析

2、；5）在multisim环境下分析仿真结果，给出仿真时序图；6）撰写课程设计报告。工作计划与进度安排：第1天：1. 布置课程设计题LI及任务。2. 查找文献、资料，确立设计方案。第2-3天：在实验室中设讣、连接、调试三位二进制讣数器及审行序列检测器电路。第4天：1. 安装multisim软件，熟悉multisim软件仿真环境。在multisim环境下建立 电路模型，学会建立元件库。2. 对设计电路进行理论分析、计算。3. 在multisim环境下仿真电路功能，修改相应参数，分析结果的变化情况。第5天：1. 课程设计结果验收。2. 针对课程设计题LI进行答辩。3. 完成课程设计报告。指导教师：2

3、014年6月 日专业负责人：2014年6月 日学院教学副院长：2014年6月 日目录1课程设计的目的与作用12设计任务12.1三位二进制同步减法计数器122串行序列发生器的设计12. 3基于74191芯片仿真设计54进制减法计数器并显示计数过程13设计原理231三位二进制减法计数器232串行序列发生器的设计23. 3 74191芯片仿真设计54进制减法计数器并显示计数过程24实验步骤34. 1三位二进制减法计数器（无效状态000, 110） 342串行序列发生器的设计9串行序列信号发生器的总体框图：94. 3 74191芯片仿真设计54进制减法计数器并显示计数过程.135仿真结果分析166设计

4、总结167参考文献161课程设计的目的与作用1. 了解同步计数器及序列信号发生器匸作原理；2. 掌握计数器电路的分析，设计方法及应用；3. 掌握序列信号发生器的分析，设计方法及应用2设计任务2.1三位二进制同步减法计数器1设计一个循环型三位二进制减法计数器，其中无效状态为（000, 110）,组合电路选用 与门和与非门等。2. 根据自己的设讣接线。3. 检查无误后，测试其功能。22串行序列发生器的设计1设计一个能循环产生给定序列的串行序列信号发生器，其中发生序列（1101）,组合电 路选用与门和与非门等。2. 根据自己的设讣接线。3. 检查无误后，测试其功能。2. 3基于74191芯片仿真设计

5、54进制减法计数器并显示计数过程1. 设计一个基于74191芯片仿真设计54进制减法计数器并显示计数过程，组合电路部分 选用与门和与非门等。2. 根据自己的设计接线。3. 检查无误后，测试其功能。3设计原理3.1三位二进制减法计数器1. 计数器是用来统计输入脉冲个数电路，是组成数字电路和计算机电路的基本时序逻辑部 件。计数器按长度可分为：二进制，十进制和任意进制汁数器。计数器不仅有加法讣数器， 也有减法计数器。如果一个计数器既能完成累加技术功能，也能完成递减功能，则称其为 可逆计数器。在同步计数器中，个触发器共用同一个时钟信号。2. 时序电路的分析过程：根据给定的时序电路，写出各触发器的驱动方

6、程，输出方程，根 据驱动方程带入触发器特征方程，得到每个触发器的次态方程；再根据给定初态，一次迭 代得到特征转换表，分析特征转换表画出状态图。3. CP是输入计数脉冲，所谓计数，就是记CP脉冲个数，每来一个CP脉冲，计数器就加一 个1,随着输入讣数脉冲个数的增加，计数器中的数值也增大，当计数器记满时再来CP脉 冲，计数器归零的同时给高位进位，即要给高位进位信号。3.2串行序列发生器的设计1. 序列是把一组0,1数码按一定规则顺序排列的串行信号，可以做同步信号地址码，数据 等，也可以做控制信号。2. 计数型序列信号发生器是在计数器的基础上加上反馈网络构成。要实现序列长度为M序 列信号发生器。其设

7、计步骤为：a. 先设计一个计数模值为H的计数器；b. 再令计数器每一个状态输出符合序列信号要求；c. 根据计数器状态转换关系和序列信号要求设计输出组合网络3.3 74191芯片仿真设计54进制减法计数器并显示计数过程1.写出的二进制代码2 求归零逻辑3. 异步置数的值4实验步骤4. 1三位二进制减法计数器（无效状态000, 110）所给无效状态为000、110,对其余有效状态进行逻辑抽象可以得到减法器设计电路的原始状态图如图1.4. 3所示：加法真值表：计数脉冲0。2011111012100301140105001图1.4.1状态转移表三位二进制加法计数器的总体框图输入脉冲串行序列输出图1.

8、4. 2三位二进制加法计数器的总体框图（1）状态图111 0/, 101 0/, 100 0/. 011 0/ . 010 0/ . 001I1/图1.4.3减法器的状态图（2）选择的触发器名称:选用三个CP下降沿触发的边沿JK触发器（3）输出方程:Y二 Q2n Q1Q,（4）状态方程Q：、00011110XXX111010001011100101XXX图144电路次态的卡诺图11X10110丄图1.4.5 Y的卡诺图图1.4.6的卡诺图图1.4.7 0严的卡诺图山卡诺图得出状态方程为:（0Q+020）（5）驱动方程丿 1-02 0()丿2二0K 二 Q1Q2 QiQi（6）时钟方程 CP。二

9、CP,二CP：二CP,图1.4.8设汁电路的逻辑电路图（7）仿真结果状态3X3cU7Ar74tS 和 20VIU4AL74LSCCD1030QD状态5X4CT74t$112O741$UpCK74LS85OV1U1AUM74LSOOO10Lkc sgUSAZE74LS00D严 74LS状态6（进位端为高电平4. 2串行序列发生器的设计串行序列信号发生器的总体框图：CP输入脉冲Y串行序列输岀图1.3.1串行序列信号发生器的总体框图（1）状态图（2）进行状态分配So=OO Sx=01S2=10Ss=ll13（3）选择的触发器名称:选用两个CP下降沿触发的边沿JK触发器（4）输出方程:Y二 X Q：n

10、Qo（5）状态方程QgX、00011110000000101Q图1.3.3输岀状态Y的卡诺图X、000111100000001101100110图1.3. 4 a 次态图图1.3.5+1次态状态图、 00 01 11 1000011010图1.3.6（?od+I次态状态图由卡诺图得出状态方程为：0灯二J歹+忌Q严二石S+XQ00叫X Q妝+ （X Q+X Q） Qon（6）驱动方程丿产X0人二xG）厉K产疋K眉顽（7）逻辑电路图图137串行序列1101检测电路（8）仿真结果VCC仙-Space.UMU6/74LS 50j人az741SOODVCCZ4LS112D输入X=l,触发器变为01. =

11、0x vVCC VCC 火Key -nz74LSOOOaLK*10-VI20 HzU1A74LS1120输入X=l,触发器变为10, Y=04. 3 74191芯片仿真设计54进制减法计数器并显示计数过程1) 写出的二进制代码1111 1111 (255 FFH)1111 1110 (254 FEH) | 54 个数 1100 1010 (202 CAH)2) 求归零逻辑因为LD是异步置数端，所以返回值应为1100 10013) 画连线图HEXHEX讐OV低位yyyy74LS191D21A s t10V130 Hz 5VfU5A 74130402彳第一个数FFH71第三个数FDHvrc74L8

12、191DA 26V16UM ?4LW40luaA1TMM0OU0A L MtD第54个数CAH5仿真结果分析实验结果可通过数字显示器的数字变化观察汁数器的工作惜况，容易验证电路是否正确。1. 三位二进制减法计数器，小灯会按照111,101,100,011,010, 001的顺序循环变化，证明000,110不存在的约束项，电路连接正确。2. 序列信号发生器，当依次输入1101时，输出Y为1,证明设计合理且电路连接正确。3. 仿真运行时，显示器从FFH CAH依次进行减法计数.6设计总结通过本次课程设汁使我对同步计数器及序列信号发生器工作原理有了更深的了解，同 时掌握计数器电路的分析，设计方法及应用和序列信号发生器的分析，