四位二进制减计数器

1、成绩评定表学生姓名班级学号120306专业通信工程课程设计题目四位二进制减计 数器评语组长签字：成绩日期2014年7月15日课程设计任务书学院信息科学与工程学院专业通信工程学生姓名班级学号120306课程设计题目四位二进制减计数器（缺1001,1010）实践教学要求与任务：1、了解数字系统设计方法2、熟悉VHDL语言及其仿真环境、下载方法3、熟悉Multisim环境4、设计实现四位二进制减计数器（缺1001,1010）工作计划与进度安排：第一周 熟悉Multisim环境及QuartusH环境，练习数字系统设计方法， 包括采用触发器设计和超高速硬件描述语言设计，体会自上而 下、自下而上设计方法的

2、优缺点。第一周在QuartusH环境中用VHDL语言实现四位二进制减计数器（缺1001,1010）显示结果波形，并下载到目标芯片上，在实验箱上观察输出结果。在Multisim环境中仿真实现四位二进制减计数器 （缺 1001,1010）,并通过虚拟器验证其正确性。指导教师：2014年6月19日专业负责人：2014年6月19日学院教学副院长：2014年6月20日摘要Quartus II是Altera公司的综合性PLD/FPGA开发软件，支持原理图、VHDL、 VerilogHDL 以及 AHDL (Altera Hardware Description Language 等多种设计输入 形式，内嵌

3、自有的综合器以及仿真器，可以完成从设计输入到硬件配置的完整 PLD 设计流程。Multisim 是 Interactive Image Technologies (Electronics Workbench 公司推出 的以 Windows 为基础的仿真工具，适用于板级的模拟 /数字电路板的设计工作。 它包含了电路原理图的图形输入、 电路硬件描述语言输入方式， 具有丰富的仿真 分析能力。 Multisim 为用户提供了丰富的元器件，并以开放的形式管理元器件， 使得用户能够自己添加所需要的元器件。在Quartusll8.1软件中，建立名为wq的工程，用四位二进制减法计数器的 VHDL 语言实现了四

4、位二进制减法计数器的仿真波形图， 同时进行相关操作， 锁 定了所需管脚，将其下载到实验箱。在Multisim软件中，通过选用四个时钟脉冲下降沿触发的JK触发器和同步电路，画出其时序图，卡诺图，建立相关方程，做出相关计算，完成四位二进制 减法计数器(缺 1001,1010)的驱动方程。在 Multisim 软件里画出了四位二进制 减法计数器的逻辑电路图。 分析由红绿灯的亮灭顺序及状态， 和逻辑分析仪里出 现波形图，证明四位二进制减法计数器设计成功。关键字：VHDL语言；四位二进制减计数器；QUARTUS n； Multisimi目录1. 课程设计目的 12.设计框图 . 13.实现过程 . 23

5、.1 QUartuS实现过程 23.1.1 建立工程 23.1.2 VHDL源程序 43. 1 .3波形仿真 53. 1 .4引脚锁定与下载 73. 1 .5仿真结果分析 . 93.2 MULTISIM实现过程 93.2.1 求驱动方程 93.2.2画逻辑电路图 . 113.2.3逻辑分析仪的仿真 123.2.4 结果分析 134. 总结. 145. 参考文献 15S1. 课程设计目的1.了解四位二进制减法计数器的工作原理和逻辑功能;2学会用VHDL语言对计数器进行编译和仿真；3. 掌握Quartusll的使用方法；4. 掌握Multisim的使用方法。2. 设计框图状态转换图是描述时序电路的

6、一种方法， 具有形象直观的特点，即其把所用 触发器的状态转换关系及转换条件用几何图形表示出来，十分清新，便于查看。在本课程设计中，四位二进制同步减法计数器用四个CP下降沿触发的JK触发器实现，其中有相应的跳变，即跳过了1001 1010两个状态，这在状态转换图中可以清晰地显示出来。具体结构示意框图和状态转换图如下：CP四位二进制同步减法计数器C输入减法计数脉冲输出进位信号A :结构示意框图1111 mo1161+ 1100 11 七00 01110000 00010010- 001 100 +0401舗0110(缺 1001,1010)B:状态转换图3. 实现过程3.1. QuartusH实现

7、过程3.1.1建立工程(1)点击File New Project Wizard 创建一个新工程。点击 Next，为工程选择存储目录、工程名称、顶层实体名等，并点击 Next，若目录不存在，系 统可能提示创建新目录，如图1所示，点击“是”按钮创建新目录；M- H n. HTL k图1选择存储目录、工程名称、顶层实体名(2)系统提示是否需要加入文件，在此不添加任何文件，如图2；W Edii Am.址u耳rnflavL P=ukw look IMrum rtflipD s? Ui 1 :r 吕 m 产 I 0 寻 C 4 巧 J * -七 U*4 1&lI图2是否添加文件如卫4 $ |号4”* nr

8、 CnpL-GiiIA gJiokfc k fata 11 fljMilWA ijl(3) 点击Next，进入设备选择对话框，如图 3,这里选中实验箱的核心芯 片 CYCLONE 系列 FPGA 产品 EP1C6Q240C8;图3设备选择12(4) 点击Next，系统显示如图4，提示是否需要其他EDA工具，这里不选 任何其他工具；图4是否需要其他EDA工具(5) 点击Next后，系统提示创建工程的各属性总结，若没有错误，点击 Finish，工程创建向导将生成一个工程， 在窗口左侧显示出设备型号和该工程的 基本信息等；图5创建工程的各属性总结3.1.2 VHDL源程序library IEEE;u

9、se IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;en tity wq isport(CP,r:in std_logic;q:out std_logic_vector(3 dow nto 0); end wq;architecture behavioral of wq issignal count:stdogic_vector(3 downto 0); beg in process(cp,r)beg inif r=0 then cou nt=1111; elsif cpeve nt and cp=1 the n if coun

10、t=1011 thencou nt=1000; else coun t=co un t-1; if cou nt=0000then cou nt=1111;else coun t=co un t-1; end if;end if;end if;end process;qNew创建一个设计文件，选择设计文件的类型为VHDL File ,如图6；图6创建设计文件(2)在编辑窗口中编辑程序，并存盘，如图 7；图7编辑程序(3)点击Process in g-Start Compilati on编译该文件，系统将开始编译，结束后,给出提示信息和编译结果，如图 8所示；i*齐寻冲di4Li# WauhtH

11、-i.0 be. mw C J4 占g b U m- kA * 皿8. l hj.4 Im atiniri eJ Pl WaiEFfcl ：!店讥 MFi I PvIlJF抵耳 i |j 絆1 H ” 駕*,-X? jpF7rr ? ,li,J- rr -sJdl IFIm. Non-DrfjiJh OisU pfaiH- Klripvd n E 31: r. ：ra-MX阳”.Took Mndsnh呵1- I 1 lx I屮0已H ”:* F二n#烽“ * * 力白导居 2 * E.*l爭曲I也*ns? * n?7 rri：i v c.*j -XVa.JJ *1比rajL,*：” i；miG

12、e (阿山111 Ml4htraMFIoh. QE MnrM苗 FfawLE 亠皿0*_n &加 JTinwfi” jw qt m r an, huL4 lu lim HUR U Fill il-s*rtAtMw-ir.rKEPJnMm i| rnnfl p|.u)Em riJEEiUjq m tUiC.ii.ca . -. caL*hM4 f I 1 JB f I- Cl 1图9建立时序仿真文件Nock Finder.，单击L诫，再单击(6)出现的界面中，在 Name空白处击右键，Insert Insert Node or Bus单击 -OQOK并对其进行仿真，如图10所示;fll ;iEf

13、AaMiFMEDi Prcitunq Toolg.rtfKkaA 去口 1 U iQI 4G 福i H Z J J C *占电为力土导曲立*特宀*毗 mina_wrttftl Ti-WH n卜4匸】4 冷:L Bf 0n?.汽禰 !占Hz血術土|冷*说k冷i诃r贰1diiJiJMef*X1L3RAIbUi-aIhT*liUJMJl4iJ.L4i4.w-itadMiu41U3i-aKE ii rtrLrt. ftrod* hul| iijrM4 Md-iei1 UM* 4Li| AjlHdj* M3JM- Ma 4fcJ| it jtta*/ wil-IEt ruM- hqt. i| A-iHd

14、j*,1.孙|评 鼻号|晶PbirBl丄J|. 1叭1勺 4忻 .飢 曰車 丄 刍叶Kl h FHg fi 吐w .Ji*tj 星i3K*ITf * J jMUiM图10仿真(7)仿真结果，如图11所示；图11仿真结果(8)仿真后存盘3.1.4引脚锁定与下载各引脚的锁定如表1所示:信号名称引脚cp28q3101q2100q199q098r53表1锁引脚I，引脚的锁定和下载分别如图12和图13所示：kidrtui It - f j wt1wc| - r |fiF- rnarj5k AEX-1二勺rw EKCWh 口 TooH W,-ndo 事 cm*g Hw4 *Iflk H- LHTL 虑歸S

15、B，曲 rrtmi tj.nd M4i h-w-aN.iMFix 股切.prr n图12锁引脚图13下载3.1.5仿真结果分析仿真波形图可以看出减法计数器的工作过程：由 1111起依次递减，最后减 至0000后再由1111起进行下一个周期的循环，其中缺少 1001,1010两个状态。 当复位键复位后，回到1111重新开始循环。3.2 Multism实现过程3.2.1求驱动方程选择四个时钟脉冲下降沿触发的 JK触发器，因要使用同步电路，所以时钟方程应该为CP。CP1 CP? CP3 CP(1)求状态方程由所示状态图可直接画出如表2所示电路次态Q31 1 Q； 1 Qn 1 Q： 1的卡诺图, 再

16、分解开便可以得到如表3 (a) (b) (c) (d)所示各触发器的卡诺图。Q01q300011110001111000000100001010011010001100101111011110011101101100111XXXX1000XXXX表2次态Q31 1 Q2 1 Q： 1 Q01 1的卡诺图 由上述卡诺图可求出Q31 1、Q； 1、Q： 1、Q01 1表达式如下所示:Q3 Q2X0001111000U1 二000010000111100X表3 (a)Q31 1的卡诺图QonQa0001111000700001-011010八X0X表3(b)Q2 1的卡诺图QoQa Q2X00011

17、110000n0011 j0H01110w010X0X表3 (c) Q； 1的卡诺图Qsoooiiiio00oo/oiJoo/ iii丄ooVioXo表3 (d) Q： 1的卡诺图根据卡诺图进行相应化简即得到状态方程，如下：Qn iononQnQnononoqoniQ?Q?QnQnonovQn iQMQqqonoMoniQ(2)求驱动方程由于JK触发器的特性方程为Qn 1 JQn KQn用状态方程与特性方程做比较，可得对应驱动方程，如下:J 3Q2n Qin QonK 3Q2n QinJ 2Qin QonK 2Qin QonJ iorK iQ in Q onJ oiK oi3.2.2画逻辑电路

18、图ii根据所选用的触发器和时钟方程、输出方程、驱动方程，便可以画出如 图14所示的逻辑电路图图14逻辑电路图323逻辑分析仪的仿真逻辑分析仪显示的波形如图15所示:XLA2图15逻辑分析仪波形检查电路能否自启动： 把无效状态 1001和 1010带入输出方程和和状态方程进行计算，结果如下：1010 / 0 1001 / 1 0000由此可见，在CP操作下都能回到有效状态，即电路能够自启动。3.2.4 结果分析Multism 是一种虚拟仪器，可以用来验证电路的设计的正确性。根据相关计 算，得出时序电路的时钟方程、状态方程、驱动方程，从而选择合适触发器来连 接实现。本设计中，选用四个时钟脉冲下降沿

19、触发的 JK 触发器来实现四位二进 制减法计数器。逻辑电路图中，四个小红灯即为显示器，灯亮表示“1”，灭表示“ 0”，从而达到计数目的。由于其中缺了 1001,1010 两种状态，所以在计数过程中会发生跳变，即先 从 1011跳到 1000，再由 0000直接跳回到 1111，周而复始。逻辑分析仪类似于 Quartus U环境下的波形仿真，是对计数器的另一种直观的描述。其中，高电平 表示“ 1”，低电平表示“ 0”，也可以对计数器的功能进行测试及检验。154. 总结在本次数字电路课程设计中，我花了较多的时间查阅资料，进行反复练习 , 使我对二进制减法计数器掌握得更加熟练。 这对我以后学习相关的课程以及进行 更高层次的数字电路设计都奠定了不错的基础。在