硬件描述语言试题

1、2007/2008 学年第一学期末考试试题（A卷） 硬件描述语言及器件 使用班级：05182401/2/3 总分 得分 一、 填空题（20分，每空格1分） 1、 VHDL是否区分大小写？ 。 2、 digital. _8标识符合法吗？ 。 12_bit标识符合法吗？ 。 sig nal 标识符合法吗？ 。 3、 结 构体有 三种 描述方 式，分另寸是 、 和。 4、 请分别列举一个常用的库和程序包 、 5、 一个信号处于高阻（三态）时的值在VHDL中描述为 6、将一个信号 width定义为一个4位标准逻辑向量的语句为 7、 /=是操作符，功能是 8、设 D0 为0, D1 为1, D2 为1,

2、 D3 为0, D3 use ieee.std_logic_arith.all; use ieee.std_logic_ un sig ned.all; 以上库和程序包语句有无错误? ，有的话请在原程序相应位置改正。 en tity rom is port( addr: in std_logic_vector(0 to 3); ce: in std_logic; data:out std_logic_vector(7 dow nto 0); ) end rom; 以上port语句有无错误？ ，有的话请在原程序相应位置改正。 architecture behave of rom is begin

3、 process begin if ce=0 then case addr is when 0000= data data data data data data data data data data data data data data data data=10011000; end case; else data:=OOOOOOOO; end process; end behave; 以上architecture中有哪些错误？请在原程序相应位置改正。 得分 四、 编程（共50分，除特殊声明，实体可只写出PORT语句，结构体要写完整） 1、用IF语句编写一个二选一电路，要求输入a、b,

4、sel为选择端（低电平选择a端，高电平 选择b端），输出q。（本题10分） 11 reset 本题 2、编写一个4位加法计数器 VHDL程序的进程（不必写整个结构框架） ，要求复位信号 低电平时计数器清零，变高后，在上升沿开始工作；输入时钟信号为clk ，输出为 q 10 分） 3、填写完成一个8-3线编码器的真值表（5分），并写出其VHDL程序（10分）。 8 -3线编码器真值表 en b y0y1y2 1 000 1 00000010 001 1 010 1 00001000 011 1 00010000 1 00100000 101 1 01000000 1 111 0 xxxxxxxx

5、 高阻态 4、根据已给出的全加器的 VHDL程序，试写出一个 4位逐位进位全加器的 VHDL程序。 （本题 15 分） library IEEE; use IEEE.std_logic_1164.all; use IEEE.std_logic_arith.all; use IEEE.std_logic_unsigned.all; entity adder is port ( in std_logic; inout std_logic; out std_logic a,b,c: carr: sum: ); end adder; architecture adder_arch of adder i

6、s begin sum = a xor b xor c; carr oe= ; we= ; IF(ready=1) THEN n ext_state=decisi on; ELSE n ext_state oe= ; we= ; IF(read_write=1) THEN n ext_state=read; ELSE n ext_state oe= ; we= ; IF(ready=1) THEN n ext_state=idle; ELSE n ext_state oe= ; we= ; IF(ready=1) THEN n ext_state= ; ELSE n ext_state=wri

7、te; END IF; END CASE; END PROCESS state_comb; state_clocked:PROCESS(clk) BEGIN IF THEN prese nt_state=n ext_state; END IF; END PROCESS state_clocked; END state_mach ine; 2007/2008学年第一学期末考试试题答案及评分标准 （A卷） 硬件描述语言及器件 使用班级：05182401/2/3 总分 得分 一、 填空题（20分，每空格1分） 1、 VHDL是否区分大小写？不区分。 2、 digital._8标识符合法吗？不合法。1

8、2_bit标识符合法吗？不合法 signal 标识符合法吗？不合法。 3、结构体有三种描述方式，分别是数据流、行为、 和结构化。 4、 请分另U列举一个常用的库和程序包library ieee 、use ieee.std_logic_1164.all 5、 一个信号处于高阻（三态）时的值在VHDL中描述为 工 6、将一个信号 width定义为一个4位标准逻辑向量为 signal width : std logic vector（3 downto 0）。 7、 /=是 不相等 操作符，功能是在条件判断是判断操作符两端不相等。 8、 设 D0 为0, D1 为1, D2 为1, D3为0, D3

9、end case; else data:=OOOOOOOO; -data = 00000000”；(8) end if;(10) end process; end behave; 以上architecture中有哪些错误？请在原程序相应位置改正。 得分 四、 编程（共50分，除特殊声明，实体可只写出PORT语句，结构体要写完整） 1、用IF语句编写一个二选一电路，要求输入a、b, sel为选择端，输出q。（本题10分） Entity sel2 is Port ( a,b : in std_logic; sel : in std_logic; q : out std_logic ); End s

10、el2; (3) Architecture a of sel2 is begin if sel = 0 then q = a; (6) else q = b; (9) end if; end a; (10) reset 本题 2、编写一个4位加法计数器 VHDL程序的进程（不必写整个结构框架） ，要求复位信号 低电平时计数器清零，变高后，在上升沿开始工作；输入时钟信号为clk ，输出为 q 10 分） Process(reset,clk) (2) begin if reset = 0 then q = “ 0000” ;(4) elsif clk event and clk = 1 then

11、(6) q = q + 1; (9) end if; end process; 3、填写完成一个8-3线编码器的真值表（5分），并写出其VHDL程序（10分）。 8 -3线编码器真值表 en b y0y1y2 1 00000000 000 1 00000010 001 1 00000100 010 1 00001000 011 1 00010000 100 1 00100000 101 1 01000000 110 1 10000000 111 0 xxxxxxxx 高阻态 en tity eight_tri is port( b: in std_logic_vector(7 dow nto

12、0); en: in std_logic; y: out std_logic_vector(2 downto 0) ）； end eight_tri;(3) architecture a of eight_tri is sig nal sel: std_logic_vector(8 dow nto 0);(4) begin sel=e n y=“ 000 ” whe n (sel= ” 100000001 ” )else “ 001 ” whe n (sel= ” 100000010 ” )else “ 010” whe n (sel= ” 100000100 ” )else “ 011 ”

13、whe n (sel= ” 100001000 ” )else “100” whe n (sel= ” 100010000 ” )else 17 101” when (sel= ” 100100000 ” )else 110” when (sel= ” 101000000 ” )else 111” when (sel= ” 110000000 ” )else (9) a” zzz”; (10) 4、根据已给出的全加器的 VHDL程序，试写出一个 4位逐位进位全加器的 end a; VHDL程 序。 （本题 15 分） library IEEE; use IEEE.std_logic_1164.

14、all; use IEEE.std_logic_arith.all; use IEEE.std_logic_unsigned.all; entity adder is port ( a,b,c: in std_logic; carr: inout std_logic; ); sum: out std_logic end ); adder; architecture adder_arch of adder is begin sum = a xor b xor c; carr = (a and b) or (b and c) or (a and c); end adder_arch; entity

15、 full_add is port ( a,b: in std_logic_vector (3 downto 0); carr: inout std_logic_vector (4 downto 0); ); sum: out std_logic_vector (3 downto 0) ); end full_add; (5) # (10) architecture full_add_arch of full_add is comp onent adder port ( a,b,c:instd_logic; carr:inout std_logic; sum:outstd_logic ); e

16、nd comp onent; begin carr(0) oe= 0; we= 0; IF(ready=1) THEN n ext_state=decisi on; ELSE n ext_state oe=0; we=0; IF(read_write=1) THEN n ext_state=read; ELSE n ext_state oe= 1: we= 0: IF(ready=1) THEN n ext_state=idle; ELSE n ext_state oe= 0: we= 1: IF(ready=1) THEN n ext_state=idle: ELSE n ext_state

17、=write; END IF; END CASE; END PROCESS state_comb; state_clocked:PROCESS(clk) BEGIN IFelk event and elk = 1 THEN prese nt_state=n ext_state; END IF; END PROCESS state_clocked; B 卷) END state_mach ine; 2007/2008学年第一学期末考试试题 硬件描述语言及器件 使用班级：05182401/2/3 总分 得分 一、 填空题（20分，每空格1分） 1、 早期的可编程逻辑器件包括 、 。 2、 基于乘积

18、项技术构造的可编程逻辑器件叫做 ，基于查找表技术构造的可编 程逻辑器件叫做 。 3、 VHDL程序的基本结构包括 、 和。 4、 8digital标识符合法吗？ 。 5、 信号的代入通常用 ，变量用。 6、 是一个具有九值逻辑的数据类型。 7、 定义一个变量a，数据类型为 4位位向量 。 8、 data data data data data data data data data data data data data data data data oe= ; we= ; IF(ready=1) THEN n ext_state=decisi on; ELSE n ext_state oe=

19、 ; we= ; IF(read_write=1) THEN n ext_state=read; ELSE n ext_state oe= ; we= ; IF(ready=1) THEN n ext_state=idle; ELSE n ext_state oe= ; we= ; IF(ready=1) THEN n ext_state= ; ELSE n ext_state=write; END IF; END CASE; END PROCESS state_comb; state_clocked:PROCESS(clk) BEGIN IF THEN prese nt_state=n ex

20、t_state; END IF; END PROCESS state_clocked; END state_mach ine; 2007/2008学年第一学期末考试试题答案及评分标准 (B卷) 硬件描述语言及器件 使用班级：05182401/2/3 总分 得分 一、 填空题(20分，每空格1分) 1、 早期的可编程逻辑器件包括_PLA、 PAL、 GAL 2、 基于乘积项技术构造的可编程逻辑器件叫做CPLD，基于查找表技术构造的可 编程逻辑器件叫做FPGA。 3、 VHDL程序的基本结构包括 、程序包 、实体 和。 4、8digital 标识符合法吗？不合法。 5、 信号的代入通常用壬_，变量

21、用j=。 6、标准逻辑(std logic ) 是一个具有九值逻辑的数据类型。 7、定义一个变量 a,数据类型为 4 位位向量 variable a : bit vector(3downto 0) end case; else (8) data:=OOOOOOOO;-data = 00000000”; end if; end process; end behave; 以上architecture中有哪些错误？请在原程序相应位置改正。 得分 四、 编程(共50分，除特殊声明，实体可只写出PORT语句，结构体要写完整) 1、用IF语句编写一个四选一电路，要求输入dOd3, s为选择端，输出y。(本

22、题10分) en tity MUX4 is port( s: in std_logic_vector(1 dow nto 0); d: in std_logic_vector(3 dow nto 0); ); y: out std_logic 丿； end MUX4; (3) architecture behave of MUX4 is begin process(s) begin if (s=00) then y=d(0); elsif (s=01) the n y=d(1); elsif (s=10) the n y=d (2); elsif (s=11) the n y=d (3); e

23、lse n ull; (9) end if; end process; end behave;(10) 2、编写一个数值比较器VHDL程序的进程(不必写整个结构框架)，要求使能信号g低电平时 比较器开始工作，输入信号p = q，输出equ为 0否则为1(本题10分) process(p,q)(2) begin if g=0 the n(4) if p = q the n equ_tmp = 0; else equ_tmp = 1;(8) end if; else equ_tmp = 1;(10) end if; 3、填写完成一个 end process; en a2a1a0 y 1 000 0

24、0000001 1 001 00000010 1 010 00000100 1 011 00001000 1 100 00010000 1 101 00100000 1 110 01000000 1 111 10000000 0 xxx 00000000 3-8线译码器的真值表（ 5分），并写出其 VHDL程序（10分）。 3-8译码器的真值表 en titytri_eight is port( a: in std_logic_vector (2 dow nto 0); en: in std_logic; y: out std_logic_vector (7 downto 0) ); end

25、tri_eight;(2) architecture a of tri_eight is sig nal sel: std_logic_vector (3 dow nto 0);(4) begin sel(0) = a(0); sel(1) = a(1); sel(2) = a(2); sel(3) = en;(5) with sel select y = 00000001 when 1000, 37 (9) 00000010 whe n 1001, 00000100 whe n 1010, 00001000 whe n 1011, 00010000 whe n 1100, 00100000

26、whe n 1101, 01000000 whe n 1110, 10000000 whe n 1111, 00000000 whe n others; (10) end a; 4、根据已给出的二-十（BCD）进制优先权编码器功能表，试写出其VHDL程序。（本题15 分） 二-十（BCD ）进制优先权编码器功能表 输入 输出 I1 12 I3 14 15 16 17 18 I9 Y3 Y2 Y1 Y0 1 1 1 1 1 1 1 1 1 1 1 1 1 X X X X X X X X 0 0 1 1 0 X X X X X X X 0 1 0 1 1 1 X X X X X X 0 1 1 1

27、 0 0 0 X X X X X 0 1 1 1 1 0 0 1 X X X X 0 1 1 1 1 1 0 1 0 X X X 0 1 1 1 1 1 1 0 1 1 X X 0 1 1 1 1 1 1 1 1 0 0 X 0 1 1 1 1 1 1 1 1 1 0 1 0 1 1 1 1 1 1 1 1 1 1 1 0 en tity prior is port( d : in std_logic_vector(9 dow nto 1); q : out std_logic_vector(3 dow nto 0) ); end prior;(2) architecture behavior

28、 of prior is begin process(d) # begin if d = 111111111 the n q = 1111; elsif d(9) = 0 the n q = 0110; elsif d(8) = 0 the n q = 0111; elsif d(7) = 0 the n q = 1000; elsif d(6) = 0 the n q = 1001; elsif d(5) = 0 the n q = 1010; elsif d(4) = 0 the n q = 1011; elsif d(3) = 0 the n q = 1100; elsif d(2) =

29、 0 the n q = 1101; elsif d(1) = 0 the n q oe=0; we=0; IF(ready=1) THEN n ext_state=decisi on; ELSE n ext_state oe=0; we=0; IF(read_write=1) THEN n ext_state=read; ELSE n ext_state oe= 1 : we=0: IF(ready=1) THEN n ext_state=idle; ELSE n ext_state oe= 0J: we= 1: IF(ready=1) THEN n ext_state= idle: ELS

30、E n ext_state=write; END IF; END CASE; END PROCESS state_comb; state_clocked:PROCESS(clk) BEGIN IF elk event and elk = 1THEN prese nt_state data data data data data data data data data data data data data data data data=10011000; end case; else data:=00000000; end process; end behave; 以上 architectur

31、e 中有哪些错误？请在原程序相应位置改正。 得分 四、编程题（共50分） 1、根据一下四选一程序的结构体部分，完成实体程序部分， 输入输出定义为标准逻辑（向量） (本题8分) en tity MUX4 is end MUX4; architecture behave of MUX4 is begin process(s) begin if (s=00) the n y=d(0); elsif (s=01) the n y=d(1); elsif (s=10) the n y=d (2); elsif (s=11) the n y=d (3); else n ull; end if; end p

32、rocess; end behave; 2、编写一个数值比较器VHDL程序的进程(不必写整个结构框架)，要求使能信号g低电平时 比较器开始工作，输入信号p = q，输出equ为 O否则为1(本题10分) 51 3、填写完成一个8-3线编码器的VHDL程序（16分）。 Library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; use ieee.std_logic_ un sig ned.all; en tity eight_tri is port( b:in : en: in std_logic; : out

33、 std_logic_vector(2 downto 0) ); end eight_tri; sig nal sel: std_logic_vector(8 dow nto 0); begin sel=en b; y=“ 000 ” whe n (sel= ” 100000001 ” )else a? whe n (sel= ” 100000010 ” )else “ 010” whe n (sel= ” 100000100 ” )else “ 011 ” whe n (sel= ” 100001000 ” )else “100” whe n (sel= ” )else 101 ” whe

34、n (sel= 100100000 )else a? whe n (sel= ” 101000000 ” )else (a a a 111 whe n (sel= ” )else a? ZZZ ; end a; 4、图中给出了 4位逐位进位全加器，请完成其 VHDL程序。（本题16分） library IEEE; use lEEE.std _lo gic_1164.all; use IEEE.std_logic_arith.all; use IEEE.std_logic_ un sig ned.all; en tity full_add is port ( a,b: in carr: inou

35、t std_logic_vector (4 dow nto 0); sum: out std_logic_vector (3 downto 0) ); end full_add; architecture full_add_arch of full_add is adder port ( a,b,c:in std_logic; carr:inout std_logic; :out std_logic ); end comp onent; begin carr(0)=0： uO:adderport map(a(0),b(0),carr(0),carr(1),sum(0); u1:adder po

36、rt map(,carr(1),carr(2),sum(1); :adderport map(a(2),b(2),carr(2),carr(3),sum(2); u3:adder port map(a(3),b(3),carr(3),); end full_add_arch; 2008/2009学年第二学期末考试试题答案及评分标准 （A卷） 硬件描述语言及器件 使用班级：06060241/06060242 总分 得分 一、 填空题（20 分,每空格1分） 1、 试举出两种可编程逻辑器件CPLD 、 FPGA 。 实体 2、 VHDL程序的基本结构包括库、程序包 和 结构体 3、 more_ _

37、11标识符合法吗？不合法。8bit标识符合法吗？不合法。 variable 标识符合法吗？不合法。 4、 信号的代入通常用_ data data data data data data data data data data data data data data data data=10011000; end case; else (8) data:=OOOOOOOO;-data = 00000000”; end if; end process; end behave; 以上architecture中有哪些错误？请在原程序相应位置改正。 得分 四、编程题（共50分） 1、根据一下四选一程序的

38、结构体部分，完成实体程序部分（本题8分） en tity MUX4 is port( s:instd logic vector(1downto 0);(4) d:instd_logic_vector(3dow nto 0);(6) y:out std_logic(8) 匕 end MUX4; architecture behave of MUX4 is begin process(s) begin if (s=00) the n y=d(0); elsif (s=01) the n y=d(1); elsif (s=10) the n y=d (2); elsif (s=11) the n y

39、=d (3); else n ull; end if; end process; end behave; g低电平时 2、编写一个数值比较器 VHDL程序的进程(不必写整个结构框架)，要求使能信号 比较器开始工作，输入信号 p = q，输出equ为 0否则为1(本题10 分) process(p,q) begin if g=O the n if p = q the n equ = O; else equ = 1; end if; else equ = 1; end if; (8) (10) 3、填写完成一个 8-3线编码器的 VHDL程序（16分）。 Library ieee; use iee

40、e.std_logic_1164.all; use ieee.std_logic_arith.all; use ieee.std_logic_ un sig ned.all; en tity eight_tri is port( b: in std logic vector(7 downto 0); (2) en: in std_logic; y： 卜 out std_logic_vector(2 downto 0) (4) ); end eight_tri; architecture a of eight_tri is(6) sig nal sel: std_logic_vector(8 d

41、ow nto 0); begin sel=e n_(8) yum1 *4 ff library IEEE; use lEEE.stdo gic_1164.all; use IEEE.std_logic_arith.all; use IEEE.std_logic_ un sig ned.all; en tity full_add is in std logic vector (3 downto 0); inout std_logic_vector (4 dow nto 0); out std_logic_vector (3 downto 0) （2） port ( a,b: carr: sum:

42、 ); end full_add; architecture full_add_arch of full_add is component adder port ( a,b,c:in std_logic; carr:inout std_logic; 55 sum: out std_logic (6) 61 ）； end comp onent; begin carr(0)=0： u0:adder port map(a(0),b(0),carr(0),carr(1),sum(0); (8) (10) (12) (14) (16) B卷) u1:adder port map(a(1),b(1),ca

43、rr(1),carr(2),sum(1); u2:adder port map(a(2),b(2),carr(2),carr(3),sum(2); u3:adder port map(a(3),b(3),carr(3),carr(4),sum(3); end full_add_arch; 2008/2009学年第一学期末考试试题 硬件描述语言及器件 使用班级：06060241, 06060242 总分 得分 一、 填空题（30 分,每空格1分） 1、 试举出两种可编程逻辑器件 、 。 2、 VHDL程序的基本结构至少应包括 、两部分和对 的引用声明。 3、 1_Digital 标识符合法吗？

44、，12 + 呢？ 。 4、 在VHDL的常用对象中， 、可以被多次赋予不同的值， 只能在定义时赋值。 5、实体的端口模式用来说明数据、信号通过该端口的传输方向，端口模式有 6、VHDL语言中std_logic 类型取值 表示咼阻，取值 表示不确定。 7、整型对象的范围约束通常用 关键词，位矢量用 关键词。 可以直接对wr赋值。 ( ) 得分 三、简答（8分，每小题4分） 1、简述如何利用计数器精确控制时序。 2、简述moore状态机和 mealy状态机的区别。 得分 四、编程（共50分） 1、完成下图所示的触发器。 （本题10分） CLR CLK QN library IEEE; use IE

45、EE.std_logic_1164.all; en tity VposDff is port ( ) end VposDff; architecture VposDff_arch of VposDff is begin process ( begin if CLR=1 then Q = O; QN WHEN st1 = WHEN st2 = WHEN st3 = WHEN OTHERS = outc =stO; END CASE; end if; END PROCESS; END arc; 4、设计异或门逻辑：（本题20分） 如下异或门，填写右边的真值表。（此项5分） A B Y 其表达式可以

46、表示为： （此项 5分） 这一关系图示如下： 2008/2009学年第二学期末考试试题答案及评分标准 （B卷） 硬件描述语言及器件 使用班级：06060241/06060242 总分 得分 一、 填空题（30分，每空格1分） 1、 试举出两种可编程逻辑器件CPLD 、 FPGA 。 2、 VHDL程序的基本结构至少应包括实体、 两部分和对 库的引用声明。 3、 1_Digital 标识符合法吗？否 ，12 + 呢？合法 。 4、 在VHDL的常用对象中，信号 、 变量可以被多次赋予不同的值, 常量只能在定义时赋值。 5、实体的端口模式用来说明数据、信号通过该端口的传输方向，端口模式有_Jn O

47、ut inout buffer 6、VHDL语言中std_logic 类型取值 Z表示高阻，取值X表示不确定。 7、整型对象的范围约束通常用 ran ge关键词，位矢量用dow nto/to关键词。 可以直接对wr赋值。 定义了一个状态机 ( 错 ) 改正：语句 type wr is (wr0,wr1,wr2,wr3,wr4,wr5); 类型wr，需要定义一个该类型的对象，才可以对该对象赋值。 得分 三、简答（8分，每小题4分） 1、简述如何利用计数器精确控制时序。 只要知道晶振频率f ,即可知道周期 T= 1/f ; 使用一个计数器，可以通过计数值n,精确知道当计数值为n时消耗的时间t =

48、nT; 上例中以n为控制条件，可以控制其它信号在某时刻变高，某时刻变低，从而产生精 确时序； 例如： PROCESS (clr, elk) BEGIN IF(clr=1) THEN Count_B= “ 00000000 ”； q = 0; ELSIF (clkEVENT AND clk = 1) THEN Cou nt_B=cou nt_B + 1; IF (Count_B =- “ 00000000 ” ) THEN q =1; ELSIF (Count_B =“ 00000001 ” ) THEN q =0; ELSIF (Count_B =“ 00000011 ” ) THEN -q

49、=1，; ELSIF (Count_B =“ 00000100 ” ) THEN q =0，; END IF; END IF; END PROCESS; 2、 输入 次态 次态- 状态 现态 - 逻辑 寄存器 逻辑 简述moore状态机和 mealy状态机的区别。 Moore 型 输入 次态 次态. 状态 现态 输出 逻辑 1 尸 寄存器 k 逻辑 Mealy 型 输出 输 从输出的时序上看，Mealy机的输出是当前状态和所有输入信号的函数，它的输出是在 输入变化后立即发生的。Moore机的输出则仅为当前状态的函数，在输入发生变化时还必须 等待时钟的到来，时钟使状态发生变化时才导致输出的变化。

50、 Moore型状态机：次态=f（现状，输入），输出=f （现状）； Mealy型状态机：次态=f（现状，输入），输出=f （现状，输入）； 得分 四、编程（共50分） 1、完成下图所示的触发器。 （本题10分） CLR CLK QN library IEEE; use IEEE.std_logic_1164.all; en tity VposDff is port (CLK, CLR, D: in STD LOGIC; 2分 Q, QN: out STD LOGIC );4分 end VposDff; architecture VposDff_arch of VposDff is begin

51、process ( CLK - begin if CLR=1the n Q = O; QN =1; elsif CLKeve nt and CLK=1 then Q = D; QN = not D;8 end if; end 10 end VposDff_arch; 2、完成以下4位全加器代码(本题 10分) library IEEE; use IEEE.stdo gic_1164.all; en tity full_add is port ( a,b: in std_logic_vector (3 dow nto 0); cin: in stdo gic; cout: out stdo gi

52、c; sum: ); end full_add; out std_logic_vector (3 dow nto 0) architecture full_add_arch of full_add is comp onent adder port ( a,b,c: in std_logic; carr: out std_logic; sum: out std_logic end comp onent; signal c1,c2,c3: std logic; begin u0:adder port map(a(0),b(0),ci n, c1,sum(0); 4 分 u1:adder port

53、map(a(1),b(1),c1,c2,sum(1); 5 分 u2:adder port map(a (2) ,b(2),c2,c3,su m); 6 分 u3:adder port map(a(3),b(3),c3,cout,sum(3); 10 分 end full_add_arch; 3、补充完整如下代码，使之完成4状态不断循环。（本题10分） st0,st1,st2,st3 ）； ARCHITECTURE arc OF ss IS type states is ( _ signal outc: states; BEGIN PROCESS(clk) BEGIN IF reset=1 then outc WHEN st1 = outc = st1; outc WHEN st3 = outc = st3; outc outc =stO; END CASE; end if; END PROCESS; END arc; 4、设计异或门逻辑：（本题20分） 如下异或门，填写右边的真值表。（此项5 分） 其表达式可以表示为：（此项5分） 这一关系图示如下: 、a 试编写完整的