《EDA技术与应用》期末试卷

1、eda技术与应用期末试卷eda技术与应用期末试卷 编辑整理：尊敬的读者朋友们：这里是精品文档编辑中心，本文档内容是由我和我的同事精心编辑整理后发布的，发布之前我们对文中内容进行仔细校对，但是难免会有疏漏的地方，但是任然希望（eda技术与应用期末试卷）的内容能够给您的工作和学习带来便利。同时也真诚的希望收到您的建议和反馈，这将是我们进步的源泉，前进的动力。本文可编辑可修改，如果觉得对您有帮助请收藏以便随时查阅，最后祝您生活愉快 业绩进步，以下为eda技术与应用期末试卷的全部内容。10 eda試卷答案一、单项选择题1、2。 基于eda软件的fpga/cpld设计流程为:原理图/hdl文本输入_a_

2、综合适配_b_编程下载硬件测试。p14a. 功能仿真b. 时序仿真c. 逻辑综合d. 配置3。 ip核在eda技术和开发中具有十分重要的地位；提供用vhdl等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路的ip核为_a_。p25a。 软ipb. 固ipc. 硬ipd。 全对4. 综合是eda设计流程的关键步骤，在下面对综合的描述中,_d_是错误的。p15a. 综合就是把抽象设计层次中的一种表示转化成另一种表示的过程。b。 综合就是将电路的高级语言转化成低级的，可与fpga / cpld的基本结构相映射的网表文件。c. 为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约

3、束。d. 综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程,并且这种映射关系是唯一的（即综合结果是唯一的）.5. 大规模可编程器件主要有fpga、cpld两类，其中cpld通过_a_实现其逻辑功能。p42a。 可编程乘积项逻辑b. 查找表（lut）c。 输入缓冲d. 输出缓冲6. vhdl语言是一种结构化设计语言；一个设计实体（电路模块)包括实体与结构体两部分，结构体描述_b_。p274a。 器件外部特性b. 器件的内部功能 c. 器件外部特性与内部功能d。 器件的综合约束7。 电子系统设计优化，主要考虑提高资源利用率减少功耗（即面积优化）,以及提高运行速度（即速度优化）；

4、下列方法中_a_不属于面积优化。p238a。 流水线设计b。 资源共享c. 逻辑优化d。 串行化8。 进程中的信号赋值语句，其信号更新是_b_。p134a。 立即完成b. 在进程的最后完成c。 按顺序完成d. 都不对9. 不完整的if语句，其综合结果可实现_a_。p147a. 时序逻辑电路b. 组合逻辑电路c. 双向电路d。 三态控制电路10. 状态机编码方式中，其中_a_占用触发器较多，但其简单的编码方式可减少状态译码组合逻辑资源,且易于控制非法状态。p221a. 一位热码编码b。 顺序编码c. 状态位直接输出型编码d. 格雷码编码二、vhdl程序填空1. 下面程序是1位十进制计数器的vhd

5、l描述，试补充完整。library ieee;use ieee。std_logic_1164。all;use ieee.std_logic_unsigned。all;entity cnt10 isport ( clk : in std_logic ； q : out std_logic_vector(3 downto 0) ;end cnt10;architecture bhv of cnt10 issignal q1 ： std_logic_vector(3 downto 0）;beginprocess (clk） beginif clkevent and clk = 1 then- 边沿检

6、测if q1 10 thenq1 = (others = 0）;- 置零elseq1 = q1 + 1 ;- 加1end if;end if；end process ;q = q1；end bhv;2. 下面是一个多路选择器的vhdl描述，试补充完整.library ieee；use ieee.std_logic_1164。all；entity bmux isport (sel ： in std_logic;a, b : in std_logic_vector（7 downto 0）；y： out std_logic_vector（7 downto 0）) ;end bmux；architec

7、ture bhv of bmux isbeginy = a when sel = 1 else b；end bhv;三、vhdl程序改错仔细阅读下列程序，回答问题library ieee;- 1use ieee.std_logic_1164.all；- 2entity led7seg is- 3port （a ： in std_logic_vector（3 downto 0）;- 4clk ： in std_logic；- 5led7s : out std_logic_vector(6 downto 0)；- 6end led7seg; 7architecture one of led7seg

8、 is- 8signal tmp : std_logic；- 9begin- 10sync ： process(clk, a）- 11begin- 12if clkevent and clk = 1 then 13tmp led7s = ”0111111； 20 when 0001 = led7s led7s = ”1011011;- 22 when 0011” = led7s led7s led7s led7s = 1111101”;- 26 when 0111” = led7s = ”0000111; 27 when ”1000 = led7s led7s led7s = 0000000”

9、;四、阅读下列vhdl程序，画出原理图(rtl级)library ieee；use ieee。std_logic_1164。all；entity had isport (a : in std_logic；b : in std_logic;c : out std_logic；d ： out std_logic);end entity had;architecture fh1 of had isbeginc = not(a nand b）;d = （a or b)and(a nand b);end architecture fh1;五、请按题中要求写出相应vhdl程序1. 带计数使能的异步复位计数

10、器输入端口：clk时钟信号rst异步复位信号en计数使能load同步装载data（装载)数据输入，位宽为10输出端口：q计数输出，位宽为10library ieee;use ieee。std_logic_1164.all；use ieee.std_logic_unsigned。all；entity cnt1024 isport （clk， rst, en, load： in std_logic;data ： in std_logic_vector (9 downto 0）；q : out std_logic_vector (9 downto 0) ）;end cnt1024;architect

11、ure one of cnt1024 isbeginprocess （clk, rst, en, load， data）variable q1 : std_logic_vector （9 downto 0)；beginif rst = 1 thenq1 ：= （others = 0)；elsif clk = 1 and clkevent thenif load = 1 then q1 ：= data；elseif en = 1 thenq1 := q1 + 1；end if;end if； end if；q = q1；end process;end one；2. 看下面原理图，写出相应vhdl

12、描述library ieee；use ieee。std_logic_1164.all;entity tri_state isport (e， a ： in std_logic;y : inout std_logic;b ： out std_logic)；end tri_state;architecture behav of tri_state isbeginprocess （e， a， y)beginif e = 0 thenb = y;y = z；elseb = z；y = a;end if；end process；end behav；六、综合题下图是一个a/d采集系统的部分，要求设计其中的

13、fpga采集控制模块，该模块由三个部分构成：控制器(control）、地址计数器(addrcnt）、内嵌双口ram（adram)。控制器（control）是一个状态机,完成ad574的控制，和adram的写入操作。adram是一个lpm_ram_dp单元，在wren为1时允许写入数据。试分别回答问题下面列出了ad574的控制方式和控制时序图ad574逻辑控制真值表（x表示任意)cecsrck12_8a0工 作 状 态0xxxx禁止x1xxx禁止100x0启动12位转换100x1启动8位转换1011x12位并行输出有效10100高8位并行输出有效10101低4位加上尾随4个0有效ad574工作时

14、序:1. 要求ad574工作在12位转换模式，k12_8、a0在control中如何设置k12_8为1，a0为02. 试画出control的状态机的状态图类似书上图8-43. 对地址计数器模块进行vhdl描述输入端口：clkinc 计数脉冲 cntclr计数器清零输出端口：rdaddrram读出地址，位宽10位library ieee;use ieee.std_logic_1164.all;use ieee。std_logic_unsigned.all;entity addr_cnt isport （clkinc, cntclr ： in std_logic;wraddr : out std_

15、logic_vector (9 downto 0） ）;end addr_cnt；architecture one of addr_cnt issignal tmp ： std_logic_vector (9 downto 0）;beginprocess (clkinc， cntclr)beginif clkincevent and clkinc = 1 thenif cntclr = 1 thentmp = （others = 0)；elsetmp = tmp + 1；end if；end if；end process；wraddr = tmp;end one；4. 根据状态图，试对cont

16、rol进行vhdl描述library ieee；use ieee。std_logic_1164。all;use ieee。std_logic_unsigned.all；entity control isport （addata ： in std_logic_vector (11 downto 0)；status, clk ： in std_logic；cs, ce, a0， rc, k12_8, clkinc ： out std_logic;rddata : out std_logic_vector (11 downto 0） )；end control；architecture behav

17、of control istype con_st is （s0， s1， s2, s3, s4)；signal cst， nst : con_st;signal lock ： std_logic；signal reg12 ： std_logic_vector （11 downto 0）；begina0 = 0；k12_8 = 1;ce = 1；cs = 0;regp ： process (clk)beginif clkevent and clk = 1 thencst rc = 1； lock = 0; nst = s1;when s1 = rc = 0； lock if status = 1 then nst = s3； end if;rc = 1； lock = 0;when s3 = rc = 1; lock = 1; nst rc = 1； lock = 0； nst nst = s0；end case;end process;lockp : process （lock)beginif lock = 1 and lockevent thenreg12 = addata;end if;end process；rddata = reg12；clkinc addata, st