电子设计自动化

1、 学习要点学习要点 了解了解EDAEDA技术的发展概况技术的发展概况 了解简单可编程逻辑器件的构造和工作原理了解简单可编程逻辑器件的构造和工作原理 掌握用掌握用PROMPROM和和PLAPLA实现组合逻辑函数的方法实现组合逻辑函数的方法 了解高密度可编程逻辑器件的构造及应用了解高密度可编程逻辑器件的构造及应用 11.1 是指以计算机硬件和系统软件为基 本工作平台，利用PLD器件和EDA开发工具， 在计算机上完成电路的功能设计、逻辑设计、 性能分析、时序测试直至印刷电路板（简称 PCB）的自动设计。 集成电路技术方面：1958年出现了第一块数字集成电路。20世 纪60年代初出现了小规模集成电路和

2、中规模集成电路。1967年， 数字集成电路跨入大规模集成电路时代，在一块芯片上集成 1000个以上的晶体管。1977年出现了在一块芯片上集成13万个 晶体管的集成电路，从而使数字集成电路进入了超大规模集成 电路时代。1998年，数字集成电路达到了在一块芯片上集成超 过一亿个晶体管或基本单元的规模。 从20世纪70年代起，在集成电路版图设计方面，出现了基于门 阵列和标准单元的计算机辅助设计工具；在系统设计方面，出 现了计算机辅助电路分析工具和逻辑综合与优化工具，以及简 单可编程逻辑器件。20世纪80年代出现了PCB自动布局布线工 具，标准的硬件描述语言HDL及其仿真工具，以及复杂可编程 逻辑器件

3、。20世纪90年代出现了可编程模拟电路，以及标准 HDL的综合工具，电子设计才真正进入了自动化时期。进入21 世纪，又出现了可编程片上系统。 现代EDA技术的基本特征是采用高级语 言描述，具有系统级仿真和综合能力。 与这些基本特征有关的技术有自顶向下 设计方法、硬件描述语言（HDL）、逻 辑综合优化、开放性和标准化以及库的 引入。 电子系统的仿真是用计算机模仿电子系统的实际工作情况。因 此，仿真时要在计算机上建立电子元件和模块的功能模型，还 要将系统（电路）的构成描述给计算机。此外，设计工程师还 要为被仿真的电路设计适当的输入信号，在计算机模拟结果出 来后要对其进行分析，从而判定电路正确与否。

4、根据设计验证 的不同层次和要求，仿真分为系统仿真、逻辑仿真、时序仿真、 电路仿真等。 电子系统的综合是将较高层次的描述转换为由低层次便于实现 的模块所装配成的统一实体。综合分高层综合、逻辑综合和版 图综合。高层综合是从系统级（算法级）的行为（功能）描述 产生功能级的结构描述。逻辑综合是将功能级描述转化为逻辑 （门）级的描述。版图综合是在逻辑综合完成后，由门级和电 路级向物理版图描述的转换，完成最终的布局布线。 电子系统的实现方式通常有通用集成电路、可编程器件和定制 集成电路3种方式。 输入电路 与门阵列 或门阵列 输入 输出 输入项与项或项 输出电路 1&1 A B C DA B C D Y=

5、ACD Y=A+B+C A A A (a) 缓冲器画法 (b) 与门画法 (c) 或门画法 PLD的基本结构的基本结构 PLD内部电路的简化画法内部电路的简化画法 11 A B Y1 Y2 11 & & & & 11 A B Y1 Y2 11 & & & & A A B B Y1 Y2 与阵列 或阵列 SPLD的分类的分类 分类与阵列或阵列输出电路编程方式 PROM固定可编程固定熔丝 PLA可编程可编程固定熔丝 PAL可编程固定固定熔丝 GAL可编程固定可组态电可擦除 111 A2 A1 A0 D2 D1 D0 与阵列(固定) & & & & & & & & 1 1 1 或阵列(可编程) 例例

6、 用PROM实现下列一组函数 ABCCABBCACBAY ADACDCADABY ACCBBAY ABCDDABCABBAY 4 3 2 1 用PROM实现组合逻辑函数的方法与ROM相同，即首先列出要 实现的逻辑函数的真值表，然后再根据真值表画出用PROM实 现这些逻辑函数的阵列图。 真真 值值 表表 A B C DY1 Y2 Y3 Y4 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1 1 0 1 0 1 0 1 1 1 1 0 0 1 1 0 1 1 1 1 0 1 1 1 1 0

7、 0 0 0 0 0 0 0 0 0 0 1 0 0 0 1 0 1 0 0 0 1 0 0 0 1 0 1 0 1 0 1 1 0 0 0 1 0 1 0 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 阵阵 列列 图图 Y1 Y2 Y3 Y4 A A B B C C D D 111 I2 I1 I0 O2 O1 O0 与阵列(可编程) & & & & & & 1 1 1 或阵列(可编程) 用用PLA实现逻辑函数的基本原理是基于函实现逻辑函数的基本原理是基于函 数的最简与或表达式，故数的最简与或表达式，故首先需要将逻辑首先需要将逻辑 函数化为最

8、简与或表达式，然后根据最简函数化为最简与或表达式，然后根据最简 与或表达式画出与或表达式画出PLAPLA的阵列图。的阵列图。 例例 用PLA实现下列一组函数 ABCCABBCACBAY ADACDCADABY ACCBBAY ABCDDABCABBAY 4 3 2 1 化化 简简 CAABY ADACABY ACBY AY 4 3 2 1 阵阵 列列 图图 A A B B C C D D Y1 Y2 Y3 Y4 111 I3 I2 I1 I0 O3 O2 O1 O0 与阵列(可编程) & 1 或阵列(固定) 1 & & & & & & & & & & & & & & & 1 1 1 1I3 O

9、3 & & & & 1 1 1 I2 I1 I0 1 1 1 1 O2 O1 O0 专专 用用 输输 出出 结结 构构 1I 输入 O & 1 可可 编编 程程 I/I/ O O 结结 构构 1I 输入、 反馈及 I/O I/O & 1 1 1 EN 带反馈的寄存器结构带反馈的寄存器结构 1I 输入、 反馈及 I/O I/O & 1 1 1 EN D Q C Q 异或型输出结构异或型输出结构 I/O & 1I 1 输入、 反馈及 I/O 1 1 EN D Q C Q =1 例例 如图所示为用PAL实现的一组组合逻辑函数，试写出该 组逻辑函数的表达式。 1A Y3 & & & & 1 1 1 B

10、 C D 1 1 1 1 Y2 Y1 Y0 解解 根据如图所示PAL与阵列的编程情况可知，函数Y3是由4个 与项相加组成的，这4个与项分别为ABC、BCD、ACD和ABD， 所以函数Y3的表达式为： ABDACDBCDABCY 3 同理，函数Y2是由3个与项、 和相加组成的，函数Y1是由 2个与项和相加组成的，函 数Y0是由个与项AB和相加 组成的，所以： BAABY BABAY DCBBAY 0 1 2 11 19 1 2 & 1 OLMC 1 18 1 3 & 1 OLMC 1 17 1 4 & 1 OLMC 1 16 1 5 & 1 OLMC 1 15 1 6 & 1 OLMC 1 14

11、 1 7 & 1 OLMC 1 13 1 8 & 1 OLMC 1 12 1 9 & 1 OLMC 1 1 OE C 0481216202428 11 (19) (18) (17) (16) (15) (14) (13) (12) 0 8 7 15 16 23 24 31 32 39 40 47 48 55 56 63 37111519232731 GAL器件在制造工艺上采用 了EECMOS工艺，可以反复 编程，且集成度比PAL有了 较大的提高，其与阵列的规 模大大超过了PAL，每个或 门的输入端数增加到810 个，可实现较为复杂的逻辑 函数。在结构上，GAL不但 直接继承了PAL器件的由一

12、个可编程与阵列驱动一个固 定或阵列的结构，而且还具 有可编程的输出逻辑宏单元 （简称OLMC）。通过对 OLMC编程，可实现多种形 式的输出，使用起来比PAL 更加灵活方便。 11 10 01 00 0 1 1 =1 D Q Q 0 1 1 UCC AC0AC1(m) AC1(n) I/O(n) 接与阵列反馈 COE OE C PTMUX TSMUX OMUX FMUX 1 & XOR(n) 接邻级输出(m) AC1(n) AC0 11 10 01 00 GAL16V8GAL16V8中中OLMCOLMC的结构的结构 OLMC 输出状态与结构控制字SYN、AC0、AC1(n)的关系 SYN AC

13、0 AC1(n)功 能说 明 0 1 0寄存器输出纯时序输出 0 1 1组合与寄存器 混合输出 本单元组合输出，其他单元 至少一个寄存器输出 1 0 0纯组合输出无内部反馈和使能控制 1 0 1纯输入方式输入为 I/O(m)，三态门禁止 1 1 1组合输出组合 I/O输出，第一乘积项 控制输出使能 CPLD基本上沿用了GAL的阵列结构，在一个器件内集成了多个 类似GAL的大模块，大模块之间通过一个可编程集中布线区连接 起来。在GAL中只有一部分引脚是可编程的（OLMC），其他引 脚都是固定的输入脚。而在CPLD中，所有的信号引脚都可编程 ，既可做输入，又可做输出，故称为I/O脚。 如图所示给出

14、了一个典型CPLD的内部结构框图。总布线区（GRP ）是一个二维的开关阵列，负责将输入信号送入通用逻辑模块， 并提供通用逻辑模块之间的连接通路。在GRP两侧各有一个巨模 块，每个巨模块含8个通用逻辑模块（GLB）、一个输出布线区（ ORP）、一组输入总线和16个输入/输出模块（IOC）。 FPGA是由普通的门阵列（需在制造厂加工，又称为掩膜门阵 列）发展而来的，其结构与CPLD大不相同，其内部含有成千 上万个较小的逻辑单元，所以在布局上呈二维分布。要将如 此众多的逻辑单元连接起来，需要丰富的连线资源，其布线 的难度和复杂性较高。 Xilinx公司的XC系列FPGA器件由可编程输入/输出模块（简

15、称 IOB）、可编程逻辑模块（简称CLB）和可编程连线资源（简 称PI）3种可编程逻辑单元组成。 CLBI/OB可编程内部连线 输入缓冲器 OFF ON MUX2 D MUX1 I/O 输出 三态控制 ST 输入 输出缓冲器 OE Q I/O 时钟 输 入 通 道 输 出 通 道 XCXC系列系列FPGAFPGA的内部的内部 结构框图结构框图 可编程输入可编程输入/ /输出输出 模块（模块（I/OBI/OB） MUX1 组合 逻辑 电路 A B C D 输入 输出 X Y G F K 时钟 D S R Q 存储电路 XCXC系列系列FPGAFPGA的的CLBCLB结构结构 开关矩阵 开关矩阵

16、CLB B C K A D X Y CLB CLB CLB CLB CLB 直接连线 垂直通用连线垂直长线 水平通用连线 水平长线 XCXC系列系列FPGAFPGA的的PIPI连接方式连接方式 ：ISP技术采用EECMOS工艺，其编程数据 存储在EEPROM中，通过电信号擦写，无需专用的编程器就可 编程，可预先将器件安装在电路板上，预留编程口（插座）， 用微机通过编程电缆就可以在线对器件编程，使用非常方便。 ISP技术采取了在信号引脚上增加三态门和增加编程接口与控 制电路两项措施来实现在系统编程。 ：ICR技术采用SRAM工艺，在线写入，无 需专用的写入器。由于SRAM所存信息掉电时无法保存，

17、因此 每次通电都必须重新写入编程数据，这类FPGA的编程称为配 置。由于SRAM的写入次数没有限制，因此可无穷多次的配置。 FPGA有多种在线配置方式可分成被动配置和主动配置两类。 ：反熔丝开关是由在多晶硅与扩散层之间夹有 特殊介质的可编程低阻元件构成的开关。未编程时多晶硅与扩 散层呈高阻状态；在多晶硅和扩散层两端加上编程电压时介质 击穿，多晶硅与扩散层导通。由于介质一旦被击穿就无法还原， 所以这是一种一次性编程方法。 ：将所设计的电路以开发软件要求的某种形式表达出 来，并输入到相应的软件中。主要包括原理图输入方式、硬件 描述语言输入方式、高级设计输入方式、波形设计输入方式、 层次设计输入方式

18、和底层设计输入方式，最常用的是原理图输 入方式和硬件描述语言输入方式两种。 ：由EDA开发工具根据设计输入文件自动生成用于器 件编程、波形仿真及延时分析等所需的数据文件。通常设计实 现是由EDA开发工具自动完成的，设计者只能通过设置一些控 制参数来控制设计实现过程。设计实现时主要完成优化和合并、 映射、布局和布线以及生成编程文件4个任务。 ：包括功能仿真和时序仿真两部分，这一步通过功 能仿真器和时序分析器来完成，利用编译器产生的数据文件 自动完成逻辑功能仿真和时序特性仿真。在仿真文件中加载 不同的激励，可以观察中间结果以及输出波形。必要时，可 以返回设计输入阶段，修改设计输入，最终达到设计要求

19、。 ：将设计阶段生成的编程文件（熔丝图文件或位流 文件）装入到可编程器件中。由于器件编程需要满足一定的 条件，如编程电压、编程时序、编程算法等，因此，对于不 能进行在系统编程（ISP）的CPLD器件和不能在线配置 （ICR）的FPGA器件，需要编程专用设备（编程器）完成器 件编程。 ：在管理器窗口的FileProject菜单中选择 Name项打开Project Name对话框，从Project Name对话框中 选择适当的驱动器和目录，键入项目名后点击OK。 （1）打开原理图编辑器。在管理器窗口的File 菜单中选择 New打开New列表框。从New列表框中选择Graphic Editor F

20、ile和.gdf项，然后点击OK。此时便会出现一个原理图编辑窗 口。 （2）输入元件和模块。在原理图编辑窗口空白处双击鼠标左 键或在Symbol菜单中选择Enter Symbol，打开Enter Symbol对 话框。从Enter Symbol对话框中选择适当的库及所需的器件 （模块），然后点击OK。这样所选元件（模块）就会出现在 编辑窗口。重复这一步，选择需要的所有模块。相同的模块可 以采用复制的方法产生。用鼠标左键选中器件并按住左键拖动， 可以将模块放到适当的位置。 （3）放置输入、输出引脚。输入、输出引脚的处理方法与元件 一样。在原理图编辑窗口空白处双击鼠标左键或在Symbol菜单中 选

21、择Enter Symbol便打开了Enter Symbol对话框。在Symbol Name 框中键入input、output或bidir，分别代表输入、输出和双向I/O。 点击OK。这样输入或输出引脚便会出现在编辑窗口中。重复这 一步产生所有的输入和输出引脚，也可以通过复制的方法得到所 有引脚。电源和地与输入、输出引脚类似，也作为特殊元件，采 用上述方法在Symbol Name中键入VCC（电源）或GND（地）， 即可使它们出现在编辑窗口中。 （4）连线。将电路图中的两个端口相连的方法：将鼠标指向一个 端口，鼠标箭头会自动变成十字“+”。一直按住鼠标左键拖至另 一端口。放开左键，则会在两个端口

22、间产生一根连线。连线时若 需要转弯，则在转折处松一下左键，再按住继续移动。连线的粗 细通过点鼠标右键弹出菜单中的Line Style来选择，粗线代表总线。 （5）输入/输出引脚和内部连线命名。输入/输出引脚命名：在引 脚的PIN-NAME位置双击鼠标左键，然后键入信号名。内部连线 的命名方法是：选中连线，然后键入信号名。总线的信号名一般 用Xn-1.0表示，其中的单个信号名为Xn-1、Xn-2、X0。 （6）保存文件。在File菜单中选择Save As或Save，如是第一 次保存，需输入文件名。 （7）建立默认的符号文件。在层次化设计中，如果当前编辑 的文件不是顶层文件，则往往需要为其产生一个

23、符号，将其打 包成一个模块，以便在上层电路设计时加以引用。建立符号文 件的方法是，在File菜单中选择Create Default Symbol项即可。 （1）打开文本编辑器。在管理器窗口的File 菜单中选择New 打开New列表框。选择Text Editor File， 此时便会出现一个文本 编辑窗口。点击OK。 （2）选择HDL种类。在File菜单中选择Save As或Save，或在 工具栏点击按钮，打开Save As对话框，键入文件名并选择文件 扩展名，MAX+plus支持3种HDL：VHDL、Verilog HDL和 Altera HDL，对应的扩展名依次为vhd、v和tdf。这一步

24、也可以 等到HDL源码输入完以后再做，但先确定HDL种类可以在键入 HDL源码时自动检查并显示其中的语法错误。 （3）输入HDL源码。 （4）保存文件。在File菜单中选择Save，保存输入的HDL源码。 （5）建立默认的符号文件。与由原理图生成符号文件的方法一样。 运行编译器的方法：在MAX+plus菜单中选Compiler选项。启 动编译器后首先进行编译与电路网络表提取工作。做完这一工 作后编译器便停下来等待用户的指示。如果编译中未发现错误， 则可以点击窗口中的Start，接着做设计实现的工作。 编译器有很多参数设置，但并不是每一项都需要用户去设置， 有些设置编译器可自动选择（如器件选择、

25、引脚分配等），而 其他的设置往往有默认值。 做好必要的设置后，在编译器窗口中按Start就可以连续执行后续的 设计步骤，产生的数据文件的扩展名会出现在各个执行框的下方。 （1）打开波形图编辑器。在管理器窗口的File菜单中选择New 打开New列表框。选择Waveform Editor File和.scf项，按OK。此 时便会出现一个波形图编辑窗口。 （2）设定时间参数。从File菜单中选择End Time项，键入仿 真结束时间，按OK。在Options菜单中选择Grid Time项，键入 显示网格间距的时间，按OK。 （3）确定需观察的信号。在Node菜单中选择Enter Nodes From SNF（SNF指仿真网络表文件）项，打开Enter Nodes From SNF 对话框。在Type框中选择信号类别，最常用的是Input和Output （输入、输出）。点List