第6章半导存储器和可编程逻辑器件.doc

1、一、典型例题及其讲解例 8.1 可编程逻辑阵列（ PLA ）实现的组合逻辑电路如图 8.1 所示。（ 1）分析电路的功能，写出 F1F3 的表达式；（ 2）若已知 A1A 0，B1B0 为两个两位的二进制数， 试证明电路实现的是二位二进制全加运算。（ 3）说明电路矩阵的容量， 若改用 PROM 实现此电路，则矩阵的容量又应为多？解：PLA 和 PROM 的结构大体相同，不同的 PLA 无论是“与阵列”还是“或阵列”均为编程结构，而 PROM 的“与阵列”为固定的，不可编程的结构， 只有“或阵列”是可编程的。因此，在实现同一函数时，PLA通常要比PROM 所用的矩阵容量少。1、根据图 8.1 中

2、 PLA“与”，“或”阵列输入，输出的关系，可直接得到输出函数F1 F3 的表达式，即：图 8.1例 8.1 的逻辑电路图F1A0 B0A0 B0F2A1 A0 B1 B0 A1 A0 B1B0 A1 A0 B1 A1 A0 B1 A1 B1 B0 A1 B1 B0F3A1B1A1 A0 B0 A0 B1B02、若 A 1A 0，B1B0 为两位二进制的加数，则满足运算规则其中A 1A 0S0A0B0S1A1B1C0+B1B 0C1A1 B1( A1B1 )C0C1S1S0C0A0 B0将 S0 S1C1 写成“与”“或”式有：S0A0 B0A0B0S1A1 A0 B1 B0A1 A0 B1B

3、0 A1 A0 B1 A1 A0 B1 A1 B1 B 0 A1 B1B 0(8.1)C1A1 B1A1A0B0 A0B1 B0F1S0F2S1F3C1故电路实现的是两位二进制全加器3、由图 8.1 电路可知，矩阵的容量为811+311=121（存储单元）若用 PROM 实现，则“与阵列”应为全译码阵列，这时矩阵容量应为：25816+316=176（存储单元）例 8.2 用 ROM 设计组合逻辑电路，已知函数F1F4 为：F1 ( ABCD )A BB DAC D BCDF2 (ABCD )A DBC DAB CDF3 ( ABCD )ABCACDACD ABCF4 (ABCD )ACAC B

4、D试用 PROM 实现上述函数，并画出相应的电路解：用 PROM 实现逻辑函数，一般的步骤为：（ 1）确定输入变量数和输出端个数；（ 2）将函数化为最小项元和mi 的形式；（ 3）确定各存储单元的内容；（ 4）画出相应的电路。由本题给定的条件，函数F1 F4 写成最小项之和的形式为：F1= m(0.1.2.3.7.8.9.10.13.15)F2=m(0.2.4.6.9.14)F3=m(3.4.5.7.9.13.14.15)F4=m(0.1.2.3.4.6.7.8.9.10.11.12.13.14)矩阵的容量为：816+416=192（存储单元）根据 PROM 的“与阵列”固定，“或阵列”可编程

5、的特点，可知与阵列为全译码阵列，或阵列由上述 F1F4 的函数式决定。用 PROM 实现的函数 F1F4 的电路见图 8.2 所示。例 8.3 试用 PLA 电路设计一个 8421BCD 码同步 +进制计数器， 画出 PLA 阵列图。解： 8421 BCD 码+进制加法计数器的状态，转移关系如表 8.2 所示图 8.2例 8.2 电路图26表 8.28421BCD 码加法计数器状态转换表CP若选用主从型 JK 触发器组成电路，则各触发器的状态方程如下：Q0n 1Q0nQ1n 1Q0n Q3n Q1nQ0nQ1nQ2n 1Q0nQ1n Q2nQ0nQ1n Q2nQ3n 1Q0nQ1nQ2n Q3

6、nQ0n Q1nQ0n Q2n Q3n（ 8.2）各触发器的激励函数及电路的输出函数分别为：J0K 01J1Q0n Q3n , K 1 Q0nJ 2K 2Q0n Q1nJ3Q0n Q1nQ2n , K 3 Q0n Q1nQ0n Q2n图 8.3例 8.3 的 PLA 阵列逻辑图（ 8.3）输出方程：Y Q 0n Q3n（ 8.4）依照题意分析画出所设计电路的PLA 阵列逻辑图如图8.3 所示，例 8.4 4 位移位寄存器电路如图 8.4 所示。试用 PLA 和 D 触发器实现这一电路的逻辑功能，要求画出 PLA 的阵列图。解：由图 8.4 所示电路可得出：27图 8.4例 8.4 的电路图D1

7、D MD2C MMQ1nD3BMMQ 2nD 4AMMQ3n（ 8.5）当 M 0 时，并行输入数据 ABCD 当 M 1 时，左移位操作 .现在以并行输入数据信号 A 、B、C、D，寄存器功能选择信号 M 和 D 触发器的状态信号 Q1n， Q2n，Q3n，Q4n 作为 PLA 的输入构成“与阵列”以各触发器的激励函数构成或阵列并作为 PLA 的输出，再与触发器连接，则可得到与原电路具有相同功能的 PLA 阵列图，如图 8.5 所示。例 8.5 试将 4 片三态输出的 32 字 4 位 ROM 扩展或 64 字 8 位 ROM 。解：电路如图 8.6 所示。具体实现步骤如下：28图 8.5例

8、 8.4 的 PLA 阵列逻辑图图 8.6例 8.5 电路图（ 1）位扩展。因为给定的 ROM 每片只有 4 位，故需要 2 片 ROM 并联以满足 8 位的需要，如图 8.6 阴影部分所示，图中 1#片和 2#片的地址线分别并接在一起，以便用同一地址单元分别存储数据的低 4 位 D0D3（1#片）和高 4 位 D4D7（2#片）。（ 2）字扩展。两片并联后位数已经满足题目要求，但字数只有32字。为满足64 字的需要，务必再加上一组与1#片和 2# 片功能相同的并联组合，如图中所示的 3#片和 4#片，它的地址线也分别并联在一起。片选端 CS 由最高位地址信号A5 控制（如图 8.6 所示），

9、当 A 5=0 时 ，1#片和 2#片的 CS 0，则 1#片 2#片组合#片组合#时，#片#工作，但 3 片、 4CS=1，3 片4 片不工作。同理，当 A 52=11片组合不工作， 3#片 4#片组合工作。 1#片与 3#片的输出 D0D3并联， 2#片与 4#片的输出 D47 并联。D二、练习题8.1 试用 PROM 实现下列函数，并画出编程图F1ABBCACF2ABCF3C(AB)8.2 将容量为 1K 4 的 RAM Intel2114 按下述要求进行扩展，并画出电路连接图：29（1）1K8 位 RAM ； （2）2K4 位 RAM ；（3）4K8 位 RAM、F 、8.3试设计一个 PLA，等效替换图 8.12 所示