交通灯控制器的设计

1、EDA 实验报告、课程设计题目及要求题目：十字路口交通灯具体要求：设计一个十字路口的交通灯控制器，能显示十字路口东西、南北两个方向红、黄、绿灯的指示状态。用两组红、黄、绿三种颜色的灯分别作为东西、南北两个方向红、黄、绿等。变化规律为：东西绿灯亮，南北红灯亮东西黄灯亮，南北红灯亮东西红灯亮，南北绿灯亮东西红灯亮，南北黄灯亮东西绿灯亮，南北红灯亮,这样循环下去。南北方向每次通行时间为 45秒，东西方向每次通行时间为 45秒，要求两条交叉道路上 的车辆交替运行，时间可设置修改。绿灯转为红灯时，要求黄灯先亮5秒钟，才能变换运行车道。并要求所有交通灯的状态变化在时钟脉冲上升沿处。二、实验编程环境Quar

2、tusll 8.0三、课程设计的详细设计方案（一）、总体设计方案的描述1.1、根据交通灯系统设计要求，可以用一个有限状态机来实现这个交通灯控制器。首先 根据功能要求，明确两组交通灯的状态， 这两组交通灯总共共有四种状态，我们用ST0, ST1,ST2, ST3来表示：St0表示东西路绿灯亮，南北路红灯亮;St1表示东西路黄灯亮，南北路红灯亮;St2表示东西路红灯亮，南北路绿灯亮;St3表示东西路红灯亮，南北路黄灯亮;1.2、根据上述四种状态描述列出的状态转换表表9-1交通灯控制器状态转换表当前状态下一状态转换条件St0St1主路绿灯亮了 40秒St1St2主路黄灯亮了 5秒St2St3主路绿灯

3、亮了 40秒St3St0支路黄灯亮了 5秒1.3、根据状态转换表得到交通灯控制器的状态转移图如图所示。交通灯控制器的状态转移图（二）各个模块设计2.1、控制器模块控制器模块示意图其中，elk为时钟信号，时钟上升沿有效。hold为紧急制动信号，低电平有效。ared,agreen,ayellow分别表示东西方向的红灯，黄灯，绿灯显示信号，高电平有效。 bred,bgreen,byellow分别表示南北方向的红灯，黄灯，绿灯显示信号，高电平有效。用于控制红绿黄灯的亮暗情况。2.2、45秒倒计时计数器模块m45CLKQL3.OENQH3.OCROCin st245秒倒计时计数器模块示意图其中，CLK为

4、时钟信号，时钟上升沿有效。EN为使能端，高电平有效。 CR为紧急制动信号低电平有效。QL3.0是计数低位。QH3.0是计数高位。用于45秒的倒计时计数。2.3、7位译码器模块7位译码器模块示意图其中dat3.0为要译码的信号。a,b,c,d,e,f,g为译码后的信号用于将45秒倒计时计数的信号译码成数码管可以识别的信号。2.4、50MHZ 分频器模块50MHZ分频器模块示意图其中clk为50MHZ时钟信号，时钟上升沿有效。输出clk_out为1HZ时钟信号，时钟上升沿有效。用于将50MHZ的时钟信号转变成1HZ的时钟信号。（三）结构图设计（四）仿真电路从图中可看到首先进入 stO状态，此时东西

5、路绿灯亮， 南北路红灯亮；计数器计数到40 秒时，交通灯控制器进入 st1状态，此时东西路黄灯亮，南北路红灯亮；在 st1状态计数器 又开始计数，计数器计数到5秒后，交通灯控制器状态进入st2，此时东西路红灯亮，南北路绿灯亮；在st2状态计数器又开始计数，计数器计数到 40秒后，交通灯控制器状进入st3状态，此时东西路红灯亮，南北路绿灯亮；在st3状态计数器又开始计数，计数器计数到5秒后，交通灯控制器状态进入 stO状态，此时东西路绿灯亮， 南北路红灯亮，如些循环反复， 完成十字交通路口的红绿灯控制。A0-G0,A1-G1分别为45到0的译码。（五）分配引脚为了对此工程进行硬件测试，应将编译成

6、功后的程序下载到目标芯片上，并指定输入 输出信号的管脚，以便添加激励信号和测试输出信号。在下载编译成功的文件之前，需要制定器件的管脚，选择Assign me nts|Pi ns命令，在随后出现的下拉列表框中选择对应端口信号名的器件引脚号，如下图:血|“HP 翼 J -尊1r.ri严瞽LtT S7JI13.9 VMA 注rii：-3* 4LOiW:.叩刚:加IQJ*DiW?I_HJ:kkHM (driniil4Dub&i.FT1J3J!.3 MUI打沁注ri!”5*OuW| M订、曉griiikMMn4P MDlJ=kJ:JLC3.9 VZ 注rj；-T2 11OyW:M1* HeiMQ3 KD

7、upJ-眄戶IEl JUV 比-I Blmjca:j.nnJj V IdaiuHJ*辭Owe阴Li* HtfiMi)寸口naat叫tillJh? Hlz.n duiiTeA RbJ,-33* CL4弭tH|S 9 h 展 WiliHiwrtjn11 RtfKUHtit 0mlPUJifl MJ.SUkhWJl!* W呎11 口|T MI押、册iq审DLIXfcatJ： Hl1-ti.rU!.二* 官tiTHii膜Zq用EDtdpJ-$15斗ISTJil3.9K二 11nLUSaA* - l-i 1 Hl山量：-把冲；【39尹Ml乳丫甲燉ZQ21feltPFiJU2.l*i出匕HI1TL1. ；

8、K”-JsWhJI.1331 4L*Uii21 * 曉 IM221I缺3.9 VU；也0 I:a*四、设计总结和心得通过此次EDA设计，我系统性的学习了课本上相关的知识，对课堂上的知识更加了解。通过认真研究课本，使我对EDA程序设计有了一定思路；通过实验课的学习，在程序的设计， 程序的调试方面都学到了很多东西，在这几天时间里，实验室的氛围对我们的影响很大，大家一起努力，这也是我们能完成课设的动力。其中在编程中也出现了很多的问题，但通过老师和同学的帮助下，把问题一一解决。其实只要我们自己认真看书，仔细分析，仔细调试，就一定会发下错误，在以后的学习中，要理论联系实际，把我们所学的理论知识用到实际当

9、 中，学习EDA更是如此，程序只有经常的写与读的过程中才能提高，这就是我在这次课程设计中的最大收获。五、源代码控制器模块：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity control isport(clk,hold:in std_logic; ared,agreen,ayellow,bred,bgreen,byellow:out stdo gic); end control;architecture behavior of control istype state_type is

10、(s0,s1,s2,s3,s4);signal current_state,next_state : state_type;signal counter : std_logic_vector(6 downto 0);beginsynch : processbeginwait until clkevent and elk =1;if hold=0 then counter=counter;elseif counter89 then counter=counter+1;elsecounter0);end if;end if;end process;processbeginwait until cl

11、kevent and clk=1; current_stateif hold=0 then next_state=s4;elseif counter39 then next_state=s0;elsenext_stateif hold=0 then next_state=s4;elseif counter44 then next_state=s1;elsenext_stateif hold=0 then next_state=s4;elseif counter84 then next_state=s2;elsenext_stateif hold=0 then next_state=s4;els

12、eif counter89 then next_state=s3;elsenext_stateif hold=0 then next_state=s4;elseif counter39 then next_state=s0;elsif counter44 then next_state=s1;elsif counter84 then next_state=s2;elsif counter89 then next_stateared=0;agreen=1;ayellow=0;bred=1;bgreen=0;byellowared=0;agreen=0;ayellow=1;bred=1;bgree

13、n=0;byellowared=1;agreen=0;ayellow=0;bred=0;bgreen=1;byellowared=1;agreen=0;ayellow=0;bred=0;bgreen=0;byellowared=1;agreen=0;ayellow=0;bred=1;bgreen=0;byellow=0;end case;end process;end behavior;45秒倒计时计数器模块:library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity m45 isport(CL

14、K:in std_logic;EN:in std_logic;CR:in std_logic;QL,QH :out stdo gic_vector(3 downto 0);OC:out std_logic);end m45;architecture behav of m45 issignal couL,couH:std_logic_vector(3 downto 0);beginprocess(CR,CLK,EN)beginif CR=0 thencouL=0000; couH=0000;elsif clkevent and clk=1 then if EN=1 thenif(couL=0 a

15、nd couH=0)then couL=0100; couH=0100;elsif couL=0 then couL=1001; couH=couH-1;else couL=couL-1;end if;end if;end if;end process;process(couL,couH)beginif(couL=0 and couH=0) thenOC=1;elseOC=0;end if;end process;QL=couL;QHtmptmptmptmptmptmptmptmptmptmptmptmptmptmptmptmpnull;end case;end process;a=tmp(6);b=tmp(5);c=tmp(4);d=tmp(3);e=tmp(2);fv=tmp(1);g=tmp(O);end arc;50MHZ分频器模块：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity devide isport(clk :in std_logic;clk_out :out std_logic);end devide;archite