创新实验】基于VHDL二进制与十进制之间相互转换

1、创新实验可编柱迈辑设计基础实验题目：二进制与十进制之间的相互转换指导教师：周克峰小组成员:十进制-二进制转换的编码器是将十进制数 0、1、2、3、4、 5、6 7、8 9等十个信号编成二进制代码的电路。它的输入是 代表09这个10个数符的状态信号，有效信号为1,输出是响 应的BCD码，其特点是任何时刻只允许输入一个有效信号。二进制-十进制转换的编码器是十-二进制转换的逆过程，它 的功能是将输入的一位BCD码译成10个高、低电平输出信号。 当输入一个BCD码时，就会在它所表示的十进制数的对应输出端 产生一个低电平有效信号。在本次的实验中，主要使用开发软件ISE和芯片Xilinx Sparta n

2、-II来实现二进制与十进制之间的相互转换。一、概述51、PLD/FPGA 结构与原理 51）PLD/FPGA 原理2）查找表（Look-Up-Table） 的原理与结构2、开发软件与芯片51）开发软件2）芯片介绍二、算法设计原理61、十进制二进制的转换2、二（BCD）十进制的转换三、工程开发流程7（一）工程开发流程71、设计输入2、综合3、实现4、验证5、下载（二）实际运用过程91、设计输入91）建立源文件2）输入原理图3）行为仿真2、设计实现151）时序仿真2）产生报告并修改设计3、配置或编程171）编程器件2）验证电路3）下载四、 实验总结20五、参考文献21一、概述1、PLD/FPGA结

3、构与原理1) PLD/FPGZ原理：PLD是可编程逻辑器件(Programable Logic Device )的简称，FPGA是现场 可编程门阵列(Field Programable Gate Array)的简称，两者的功能基本相同， 只是实现原理略有不同，所以我们有时可以忽略这两者的区别，统称为可编程逻辑器件或PLD/FPGAFPGA采用了逻辑单元阵列LCA(Logic Cell Array )这样一个新概念，内部 包括可配置逻辑模块 CL(Configurable Logic Block)、输出输入模块IOB(Input Output Block、和内部连线(Interconnect、三

4、个部分。FPGA勺基本特点主要 有：采用FPGA设计ASIC电路，用户不需要投片生产，就能得到合用的芯片。 FPGA可做其它全定制或半定制 ASIC电路的中试样片。FPGA内部有丰富的触发器和I /O引脚。FPGA是ASIC电路中设计周期最短、开发费用最低、风险最小的器件之。FPGA采用高速CHMO工艺，功耗低，可以与 CMOBTTL电平兼容。可以说，FPGA芯片是小批量系统提高系统集成度、可靠性的最佳选择之一。 FPGA是由存放在片内RAM中的程序来设置其工作状态的，因此，工作时需 要对片内的RAM进行编程。用户可以根据不同的配置模式，采用不同的编程方式。加电时，FPGA芯片将EPROI中数

5、据读入片内编程 RAM中,配置完成后，FPGA 进入工作状态。掉电后，FPGA恢复成白片，内部逻辑关系消失，因此，FPGA能 够反复使用。FPGA勺编程无须专用的FPGA编程器，只须用通用的EPROMPROM 编程器即可。当需要修改FPGA功能时，只需换一片EPROM卩可。这样，同一片 FPGA不同的编程数据，可以产生不同的电路功能。因此，FPGA勺使用非常灵活。2) 查找表(Look-Up-Table)的原理与结构查找表(Look-Up-Table)简称为LUT, LUT本质上就是一个 RAM 目前FPGA 中多使用4输入的LUT,所以每一个LUT可以看成一个有4位地址线的16x1的 RAM

6、 当用户通过原理图或HDL语言描述了一个逻辑电路以后，PLD/FPGAT发 软件会自动计算逻辑电路的所有可能的结果，并把结果事先写入RAM这样，每输入一个信号进行逻辑运算就等于输入一个地址进行查表，找出地址对应的内 容，然后输出即可。2、开发软件与芯片1) 开发软件许多PLD公司都提供免费试用版或演示版，如：Altera公司提供的QuartusII(web版)，Xilinx 公司提供的免费软件 ISE WebPack, Lattice 提供的isplever Base 版下载，Actel等公司也都有类似的免费软件提供。本次实验中，使用的软件为Minx公司提供的ISE软件。2) 芯片介绍FPGA

7、 的主要生产产商有 Altera、Xilinx、Actel、Lattice 等，其中 Altera 和Xilinx 主要生产一般用途FPGA其主要产品采用RAM工艺。Actel主要提供 非易失性FPGA产品主要基于反熔丝工艺和 FLASH工艺。Xilinx的主流FPGA分为两大类，一种侧重低成本应用，容量中等，性能可 以满足一般的逻辑设计要求，如Spartan系列；还有一种侧重于高性能应用，容 量大，性能能满足各类高端应用，如 Virtex系列，用户可以根据自己实际应用 要求进行选择。在性能可以满足的情况下，优先选择低成本器件。本次实验中，使用的芯片为Xilinx公司生产的Spartan-ll

8、芯片，它的内部 结构主要包括CLBs I/O块，RAM块和可编程连线（未表示出）。在spartan-ll 中，一个CLB包括2个Slices,每个slices包括两个LUT,两个触发器和相关逻 辑。xili nx Sparta n-ll的内部结构，如下图所示：odd 口口 ctooaoD DaacrciooOLl耳 D 亡孩 i 护 Sun-naryTrifiilititiiLiEoufidiF”l胡沖 Simula.ti&rt Model區 OptitU皿灯皿讥TypgATail&.ble Operations are：QS 1 3 -Luxe - 13：M Ce IkaEixaHnLtM

9、smeL Suit d.BHljilfdKijnxxt Et nxEfqXcfTq CUulEPCE7C-E31? CrEat Lng Schm ic1 cc-rap Lcted auccTaf ul B ySiLcl p.ica! n T$B PsiiiDP ti hT 10 1Qwlm iLr 7ir W rU *：W|缶L?! ) qr图5二-十进制转换原理图K i li nx - KSE -匚：kX j linxl LO. 11 uhoEi百m口nuhEint t a cn |-Qae2i50-5POfi由 固品“忒心打 K：/XiliM/10.IFJl E-iKn-to-bccL u

10、cE ant obc-d2EvTSibnuleier is： doing eirtuix laicleiiifAtion ptetessi rimshed. clEcu.it. 1 nit.ia.1 cat.ion prace53j ttininjESgjTcl ShtllmFind in Filsj S ia Csiniiil* - .be:p| ttntobcl xchlT_J eh.sn(iu*II T带门- ISE耳JferffrS 画图迪j立档】-Mhax. | |A 1 rS昭 JZ：04ilop/ra | EiMif i ps-Hiion FfcraUmi 21X1 KKe LP

11、T L图6十-二进制转换原理图3）行为仿真（Behavioral Simulation ）a）先设置激励波形：b）选择 project new source,选择 Test Bench waveform 源文件类型，输入文件名如图所示：图 7 新建 Test Bench waveform 文件c）仿真前设置点击确定后开始运行，进行如图所示的设置：图8 仿真前设置d）进行行为仿真-十进制的行为仿真Jdinr - CUieVGvcr_ikitxperwnCTl!,irt,ungMn,ichur)gpdnjw - rwa.ibwD3 :硏 :章工tear盘为3JM冃a |dK V1p Prcjoct

12、 5rourd PrcctG left 些aiHr%BD0TTi悄曲-nO0Q PP5It A口 ii 匕* 声i 冋 冋-0End Wig;iCmW naH烛3J1 Aiam芒訓曲VI 0UjSisSmlDE述 Glieck TFGSi JCfcR fcbsucla 口龙“1 亡二亡日丨 Bo Ercor :E叮gek veriin-g rLecllBT file TFfiavf jenjei4ced.f&lv C;7lTvBnyjbyw_-Elc/ErFlMFrt/hvxniFEi.!l?P l Cbm-sL* JiBrr-na J- u-ni ri jTcl SbaSlT:nJ Js F

13、iln图9 设置激励波形（二-十进制）Cuirrerrt Simulalian Time1： IODO nsl Li2Q0 n$小！300 ns1 1 1400！fi$500 nsLI l|J l L600 ns1 1 1 L7QQ nir k.t l 4itA鶯Di r/t STISy 51. criACEgfADTfl Filti Font-it tarCuirrerrt SimulaiiDn Time-: IODO ns200 ns1 1 1 1 1300 ns 丨40Q1丄lJn 专50Q nsLI IJ I IX60D iflrSi 117QQ n*Illi:30011 i!hS J

14、J9( 丄.)0 r0 30D車.311J.la2D4S31D0D机旳6畤制厨创13册彩如QD2d車啪Qlill e QpraVi4H5 arDJDD图13 仿真结果（二-十进制）2）产生报告并修改设计在本次的实验中，能够较顺利地完成时序仿真，在仿真过程中，产生的毛刺 很少，因此就省略了修改设计。但是，一旦在仿真时产生的毛刺较多，就需要修改设计以清除这些毛刺。在组合逻辑电路中，信号要经过一系列的门电路和信号变换。 由于延迟的作 用使得当输入信号发生变化时，其输出信号不能同步地跟随输入信号变化， 而是 经过一段过渡时间后才能达到原先所期望的状态。这时会产生小的寄生毛刺信 号，使电路产生瞬间的错误

15、输出，造成逻辑功能的瞬时紊乱。毛刺问题在电路连线上是找不出原因的，只能从逻辑设计上采取措施加以解 决。当电路中存在冒险现象是，必须设法消除它，否则会导致严重错误，消除冒 险现象通常有如下几种方法：（1），加滤波电路，消除毛刺的影响；（2），加选通信号避开毛刺；（3），增加冗余项消除逻辑冒险。3、配置或编程1 ）编程器件FPGA设计中的约束文件有3类：用户设计文件（.UCF文件）、网表约束文件 （.NCF文件）以及物理约束文件（.PCF文件），可以完成时序约束、管脚约束以 及区域约束。a）创建约束文件约束文件的后缀是.ucf，所以一般也被称为UCF文件。通过新建方式 创建约束文件，如图：图15

16、新建UCFSflilaixK PJCE - C: XXi.li.nNMD.ncfb）用PACE进行引脚位置约束启动PACE,在“ Ports ”选项卡中可以看到，所有的端口都已经罗 列出来了，如果要修改端口和FPGA管脚的对应关系，只需要在每个 端口的“ Location ”列中填入引脚的编号即可。如图所示：二1口1 X田 3 I/O Tins GLobal Lal c 口 Loclc(R F ackag-ft Fig for ie2s.5D-5-pqC |口| X+图16引脚分配（二-十进制）i.l* Edi t Viw 3)0Bk 打电Tfloli lioxha 曲 *J审H G轴必昭II

17、不n r/tf FmB,J|Lh 口 L&clcDav4 ca Aridti t!C t*i- fw z r2i5&-E-y2QSLIIEx|ICLB Fl驴 |U 0*chxiDLezwe:未Ifr呂-同團1封轴 1 - . | jliliuc - L.PAT： BZ 0?| Pac5莽 item *, An hrtKf Th叶f11E32C3图18引脚分配（十-二进制）2）验证电路： Configijre Target DeviceQ Generate Target FROM/ACE File”冷 Manage Conig)iration Project (iNPACT) 割 Update

18、 Bitstream with Frocessor Data单 Andyie Design Using Chip sc opeSOFrogrmming File Generali on ReportConfigure Target Devic&Update Bitwtream with Processor DatAnalyze Design Using Chip5cope图19 验证电路3）下载下载设计到电路板上，如图所示:图20下载电路下载成功，实验顺利完成。四、实验总结通过本次的实验，学习到很多以往所没有接触过的知识与技能， 如对于FPGA 与PLD的结构原理、开发软件ISE、芯片Xilinx Spartan-ll等。在实验开始阶段，如何选题成为了首个遇到的困难。由于从未接触过FPGA不知道选择怎么样的题目才能符合实验的要求，因此就想方设法地从网络上与图书馆中，尽可能多地搜索需要的资料。在阅读与理解了这些资料之后，才对FPGA 有所了解，并选择出适合自己又符合实验要求的题目来。开始实验之后，渐渐地发现学习使用开发软件ISE的难度。对于一个完全陌 生的软件