可编程分频器

1、高速CMOS可编程分频器的研究与设计欧雨华严利民（上海大学微电子研究与开发中心，上海200072 ）来源：微计算机信息摘要：本文通过对CMOS可编程分频器原理的分析与研究，提出了一种新的可实现任意分频的可编程分频器结构，这种结构大大提高了可编程分频器的输入带宽，同时功耗不大，抗干扰能力强,可适用于锁相环、频率综合器的设计中。该设计在宏力CMOS 0.18um工艺下通过仿真和验证，输入频率可以达到 3.3G Hz。关键词：可编程分频器 CMOS 0.18um 工艺高输入带宽 锁存器1 .介绍可编程高带宽分频器在锁相环、频率综合器、FM调制器等方面有着广泛的应用1。分频器大多采用约翰逊计数器实现，

2、约翰逊计数器结构如下图一所示：CP團一约翰逊计数器 ig. 1 Johuisoik counter这种结构，反馈网络逻辑函数取为D0 = Qn能够用n个D触发器实现2n分频，广泛应用于分频设计中。若反馈网络逻辑函数取为D0=Q；&Q，则可实现2n-1分频，同时反馈网络也比较简单，输入时钟带宽很高2。这种结构可编程分根据以上的分析可知，实现任意分频的可编程分频器的结构如下图二所示频器就是利團二可編程分频器结构i g. 2 thg structure prdivi用图二所示的选择器来控制反馈网络函数为Qn、QT&G、或Qn-2&Qn-1，依此类推，这种结构用N个D触发器可以实现2至2N任意分频。但

3、是，使用这种结构，反馈网络选择器MUX逻辑将设计得相当复杂，反馈组合逻辑延时tp将严重制约着输入带宽3，早期很多人花了很多精力去研究设计这个 MUX，以求尽量提高可编程分频器的输入带宽，但效果不明显。2.任意分频的可编程分频器结构上图二结构，由于组合逻辑的延时过大而限制了整个分频器的最高输入时钟频率3。本文提出一种方法，将 D触发器打开成两个单个锁存器3,同时将图二中选择器（逻辑复杂、延迟长）拆分成逻辑简单、延迟短的选择器整合到锁存器之间，大大提高分频器输入带宽2。其结构如下图三所示。scl a b|jtch2UYq latch I scl a b固，疋咬決扩； 展| 槌|II嬰三可編程另频器

4、结构i g. 3 the structure of progra/Timble di vi derlatch sei a b高速可编程分频器由两个模块组成：一个是固定模块 ，另一个是可扩展模块。每个由两个锁存器组成的可扩展模块能够将分频范围扩大 2,锁存器的输入是a还是b,通过一个选择器实现（选择端为 sei）。分频器的分频范围2至2N没有限制。分频器输入带宽不受分频范围限制。如下图虚线框固定 模块由4个锁存器和两个反馈回路构成.它独立能实现2,3,4分频。偶数和奇数分频的选择也是在这 个模块完成。当Latchl输入端选择Latch2输出而Latch2的输入端选择反相器输出时 丄atchl和L

5、atch2构成一 个D触发器形成2分频。当Latchl输入端选择Latch3输出,Latch4的输入选择Latch2的输出而且Latch2的输入端选择反相器输出时丄atchl和Latch3构成一个D触发器，Latch2和Latch4构成一个D触发器，形成4分频。当Latchl输入端选择Latch3输出,Latch4的输入选择Latch2的输出而且Latch2的输入端选择与非门输出时，Latchl和Latch3构成一个D触发器，Latch2和Latch4构成一个D触发器，形成3分频。图三中虚线框可重复扩展的基本模块由两个锁存器和选择器组成，通过选择器控制锁存器的输入来增加扩展模块，每增加一个扩展

6、模块就相当于增加一个D触发器使分频器范围增加2。传统的约翰逊记数器，由N个D触发器组成的记数器有2n个状态，其中2N（或2N-1）个状态是 正常循环使用的状态，其他的状态可能形成不同组合的其他循环，这些循环通称非法循环。非法循环 需要自纠错功能打破，并进入正常循环。分析约翰逊计数器状态图同时结合上图三梯状分频器的结 构图，本文提出一种有效的 非法循环自纠错功能方法。自纠错功能在每个模块里独立完成，并且不影响分频器速度4。其结构如下图四所示:如上图四，若右排某相邻同属性（指输入时钟极性相同尸的锁存器分别输出高电平迢四分頻器耳位构fi g- 4 *th x truetixire& rt”q-,it

7、1 L 7l.t.?fir乐!H-甘-M!r帚初4G；6tim! MEJ扎咄坝Eie.? aixletn divider本文提出的这种实现任意可编程分频器的结构，应用于高性能锁相环设计项目（锁定频率在2.8G ）中的后置分频器。这种结构的可编程分频器具有高的输入带宽，而且可扩展性好，可以广工艺下，可获得3.3GHz的输入带宽。如果把这种结构在0.13卩m CMOS工艺下设计电路，预计分频器输入带宽会高一些。本文作者创新点：首先本文提出了一种新的实现任意分频的分频器结构，相对于业界现已使 用的任意分频结构，把一个复杂逻辑电路简单的综合到每个模块中，大大减少了组合逻辑延时， 提高了分频器的输入带宽

8、。其次，本文提出一种有效的 非法循环自纠错功能方法，使分频器电路具 有自启动功能，而且这种自纠错功能电路容易整合到各个扩展模块中重复使用，有利于电路扩展。目 前这种分频器结构正在专利的申请中。参考文献1 袁伟，葛临东， DDS+PLL 短波频率合成器设计，微计算机信息，2005,09；页 139141。2 阎石 . 数字电子技术基础 第四版 M 高等教育出版社。3 Jan M. Rabaey. Digital Integrated Circuits M. 北京:清华大学出版社 , 2004.325-341.4 Patrik Larsson. High-Speed Architecture for a Programmable Frequency Divider and aDual-Modulus Prescaler J. IEEE JOURNAL ON SOLID-STATE CIRCUITS, VOL.31, NO.5,MAY 1996.作者简介： 欧雨华（ 1978），男（汉族），硕士研究生，研究方向模拟