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文档简介

1、湖南科技大学数字系统设计综合实验报告实验题目: CRC编码模块设计 班级: 学号: 姓名: 日期: 一:题目功能分析;设计一个在数字传输中常用的校验、纠错模块,CRC循环冗余校验模块设计简介:循环冗余校验(CRC)是一种根据网络数据封包或电脑档案等数据产生简短固定位数校验码的一种散列函数,主要用来检测或校验数据传输或者保存后可能出现的错误。生成的数字在传输或者储存之前计算出来并且附加到数据后面,然后接收方进行检验确定数据是否发生变化。而且CRC码是目前通信系统中最常用的一种差错控制编码,利用其进行检错的过程可简单描述为:在发送端根据要传送的二进制码序列,以一定的规则产生一个校验用的监督码,附在

2、原始信息后边,构成一个新的二进制码序列数,然后发送出去。在接收端根据信息码和CRC 码之间所遵循的规则进行检验,一旦传输过程中发生差错,则信息码元与监督码元之间的关系遭到破坏,从而可以发现错误,乃至纠正错误。CRC实验原理: CRC检验原理实际上就是在一个p位二位进制数据序列之后附加一个r位二进制检验码(序列),从而构成一个总长为npr位的二进制序列;附加在数据序列之后的这个检验码与数据序列的内容之间存在着某种特定的关系。如果因干扰等原因使数据序列中的某一位或某些位发生错误,这种特定关系就会被破坏。因此,通过检查这一关系,就可以实现对数据正确性的检验。本设计需要完成16位信息和5位CRC校验码

3、发送、接收,其功能实现为:采用平台上的A、B两组开关输入16位二进制数,输出为X、Y、Z三组发光二极管,同时要求6个数码管显示其相对应的16进制编码结果。二:总模块划分; 由两个模块构成:CRC校验生成模块(发送)和CRC校验检错模块(接收),采用输入、输出否为并行的CRC校验生成方式。 (结构图)三:代码实现;VHDL代码:library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;entity crc is port(clk :in std_log

4、ic; sdata:in std_logic_vector(15 downto 0); smg:out std_logic_vector(7 downto 0); led:out std_logic_vector(7 downto 0); error,hsend:out std_logic); end crc;architecture comm of crc is constant multi_coef:std_logic_vector(5 downto 0):=110101; -signal sdata:std_logic_vector(15 downto 0):=1010001000100

5、011; signal datacrco:std_logic_vector(23 downto 0); signal cnt:std_logic_vector(4 downto 0); signal dtemp:std_logic_vector(15 downto 0); signal sdatam:std_logic_vector(15 downto 0); signal rdtemp:std_logic_vector(15 downto 0); signal rdatacrc:std_logic_vector(20 downto 0); signal rcnt:std_logic_vect

6、or(4 downto 0); signal st:std_logic; signal rt:std_logic; signal cn:std_logic; signal state:integer range 0 to 8; signal tdata1,tdata2,tdata3,tdata4,tdata5,tdata6,data:std_logic_vector(3 downto 0);begin p1:process(clk) variable crcvar:std_logic_vector(5 downto 0); begin if clkevent and clk=1 then if

7、 (st=0) then dtemp=sdata; sdatam=sdata; cnt0); hsend=0; st=1; elsif(st=1and cnt11)then cnt=cnt+1; if(dtemp(15)=1)then crcvar:=dtemp(15 downto 10)xor multi_coef; dtemp=crcvar(4 downto 0) & dtemp(5 downto 0) & 0& 0& 0& 0& 0; else dtemp=dtemp(14 downto 0)&0; end if; elsif(st=1and cnt=11)then datacrco=0

8、& 0& 0&sdata&dtemp(15 downto 11); hsend=1; cnt=cnt+1; elsif(st=1 and cnt=11)then hsend=0; st=0; end if; end if; end process p1;tdata1=datacrco(23 downto 20);tdata2=datacrco(19 downto 16);tdata3=datacrco(15 downto 12);tdata4=datacrco(11 downto 8);tdata5=datacrco(7 downto 4);tdata6=datacrco(3 downto 0

9、);cn=1;process(clk)begin if (clkevent and clk=1and cn=1) then statesmgsmgsmgsmgsmgsmgsmgsmgsmgsmgsmgsmgsmgsmgsmgsmgsmgled=11111110;dataled=11111101;dataled=11111011;dataled=11110111;dataled=11101111;dataled=11011111;dataled=11111111;data=1111; end case; end process; end comm;四:仿真与实验结果; 首先在工程下VHDL fi

10、le编写上述代码,编写完成,点击电脑上的complication图标,然后再点击assignments,选择pins选项,按照所编程程序的要求,完成对输入输出引脚的绑定,在点击仿真模拟的图标,将程序仿真模拟,在实验平台上显示结果如上图。五:小组成员及分工说明;小组成员: 分工说明:首先各自通过老师发的资料安装破解quartus软件,再看视频来学习其软件的基础使用。然后再翻阅书籍和在网上查阅资料了解到CRC编码模块设计的基本原理,一起编写VHDl代码,在软件上进行调试,运行,纠错。通过多次,最后在实验平台上进行功能实现。六:设计心得,体会; 通过这次的EDA课题设计,让我们对CRC校验码有了很深

11、的了解,也相应的对quartus软件的使用有了很大的加深。经过我们几周的努力,还是比较符合要求的完成了课题的设计。这使我们明白了,学习上的很多事情,只要肯下工夫去钻研,就一定能够有所收获,提高了我们对通信电路设计领域的认识,通过与同学分工合作既锻炼了我们合作能力也提高了我们独立分析问题和解决问题的能力。设计过程的复杂加老师的严格要求有益于培养我们严谨的工作作风。 在CRC编码模块设计的实验中,最开始对其完全没有任何概念,也不知道是拿来做什么的,觉得对其基础知识掌握的很差,对VHDL 代码的编写也不了解,不知道怎样做本实验,突然感觉我们应该仔细的看看书本知识才行,首先我们学习了怎样操作quartus软件,我们上网查询了CRC的基本原理。了解其实验需要实现的功能。然后编写代码,不断的进行调试,运行,纠错。之后经过多天的努力,加上对老师同学的帮助,终于基本能实现本实验的实验要求了。 在本

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