数字设计原理与实践第三章答案

1、数字逻辑设计习题解答第三章王坚王坚 3.1 3.1 逻辑逻辑0 0 逻辑逻辑1 1以及不确定逻辑以及不确定逻辑highabnomallow不确定逻辑因此-0.6v,-2.0v是逻辑00v,0.7v是逻辑01.7v,2.5v,3.3v为逻辑11.6v为不确定逻辑2vdd = +5.0vvoutvintptn反向器不确定逻辑：电路可将其解释为逻辑不确定逻辑：电路可将其解释为逻辑0也可以解释为逻辑也可以解释为逻辑13.7 二输入cmos与非门中晶体管的类型和个数2个nmos,2个pmosvdd = +5.0vzabn3.9对于给定的硅面积，cmos与非门要cmos或非门速度要快。n沟道的导通电阻比p

2、沟道的导通电阻低。vdd zabvddzabnandnor3.16 cmos反向门还是非反向门用的晶体管少？ cmos反相器所用的晶体管数少，因为cmos非反相器为2个cmos反相器串联组成， 且cmos反相器是cmos逻辑中用门最少的。（课本60页）vdd = +5.0vvoutvintptn反向器3.23如果输出电流为负值，那么是提供电流还是吸收电流？ 输出是提供电流（source） 输入是吸收电流（sink） 因为规定流出节点电流为负，流入节点电流为正。题目说器件输出电流为负值。所以为提供电流。（见图3-53）3.37一个斯密特反向触发器：highabnomallowvilmaxvihm

3、in滞后为vt+ - vt-=0.5v3.39 open-drain上拉电阻问题漏极开路输出：指漏极通常处于悬空状态，电路输出为高阻态（即断开）。为了使这个器件正常工作，通常在它的输出端上拉一个电阻。 则电路内部断开时则输出为高电平，若内部导通时上拉电阻的另一端则被拉到地，输出为低电平。上拉电阻之前上拉电阻后3.39 open-drain上拉电阻问题有利不利上拉大电阻 功耗降低增大低态噪声容限时间常数增加上拉小电阻 增大高电平噪声容限 时间常数减小功耗增加开漏形式的电路有以下几个特点：1.利用外部电路的驱动能力，减少ic内部的驱动， 或驱动比芯片电源电压高的负载。2.可以将多个开漏输出的pin

4、，连接到一条线上。通过一只上拉电阻，在不增加任何器件的情况下，形成“线与逻辑”关系。这也是i2c，smbus等总线判断总线占用状态的原理。3.由于漏级开路，所以后级电路必须接一上拉电阻，上拉电阻的电源电压就可以决定输出电平。这样就可以进行任意电平的转换了。4.漏极开路提供了灵活的输出方式，但是也有其弱点，就是带来上升沿的延时。因为上升沿是通过外接上拉无源电阻对负载充电，所以当电阻选择小时延时就小，但功耗大；反之延时大功耗小。所以如果对延时有要求，则建议用下降沿输出。思考？3.42中所提到的线与逻辑为什么比单个与门要慢3.47 n 输入的二极管与门需要n个二极管 如右图所示n输入的二极管构成的与

5、门，只要有一个输入为低电平，则输出也为低电平，共有n个二极管vccd1d2dn-1dnx1x2xn-1xnyy=x1x2.xn只要有一个为逻辑0时，输出为逻辑0所有的为逻辑1时，输出为逻辑13.49 ttl 驱动多个ttl（表3-10）n74ls驱动74as 低态扇出:iolmax/iilmax=|8ma/-0.5ma|=16 高态扇出：iohmax/iihmax=|-400a/20a |=20 总扇出min（高态扇出，低态扇出）=16 ，高态还有剩余驱动能力所以高态剩余驱动能力：（20-16）*20a=80a n74ls驱动74f 低态扇出: iolmax/iilmax =|8ma/0.6m

6、a|(下取整)=13 高态扇出： iohmax/iihmax =|-400a/20a |=20 总扇出min（高态扇出，低态扇出）=13 ，高态还有剩余驱动能力所以高态剩余驱动能力： （20-13）*20a=140a n3.56噪声门限：多大的噪声会使最坏输出电压被破坏得不可识别vddvouthighvohminvsslowvolmaxvddhighvihminvsslowvilmaxvinnoise marginnoise marginhigh state noise margin : (vohmin-vihmin)low state noise margin : (vilmax-volmax)3.57 cmos驱动ttl(a)74hct驱动74ls 低态扇出: iolmax/iilmax=4ma/0.4ma=10 高态扇出：iohmax/iihmax=400ma/20a =200 总扇出min（高态扇出，低态扇出）=10 所以高态剩余驱动能力： （200-10）*20a=3800a(b)74vhct驱动74s 低态扇出: iolmax/iilmax=8ma/2ma=4 高态扇出：i