北邮ASIC实验报告(3,1,8)卷积码编码器

1、北京邮电大学ASIC原理课程实验实验报告设计要求：（ 3,1,8 ）卷积码编码器学院：电子工程学院专业：电子信息科学与技术班级：学号：姓名：2013 年 6 月 20 日一、设计要求运用verilog语言编写一个（3,1,8）卷积码编码器，并对其进行仿真。二、卷积码编码器原理卷积码拥有良好的纠错性能，是一种被广泛应用于移动通信的信道编码系统。 一个（n,k,m）卷积码编码器由k个输入，具有m阶存储的n个输出的线形时序 电路实现。通常，n和k是较小的整数，且kvn,但m比较大。当k = 1时， 信息序列不再分成小块，以便可以连续处理。卷积码（n,k,m）表示码率R= k/n， 编码器级数m= s

2、1，其中s是码约束长度。反向CDMA信道使用（3，1, 8）卷积码，码率R= 1/3，约束长度为9，由 于k = 1，n= 3，m= 8，则该卷积编码器包含单个输入端，一个8级移位寄存器， 三个模2加法器和一个3向编码器输出的连续转向器。编码器每输入一位信息 比特将产生三位编码输出。这些编码符号中，第一个输出符号GO是生成序列g1编码产生的符号，第二个输出符号G1是由生成序列g1编码产生的符号，最复用器构成。mux的输入为GO、G1和G2,码选择信号C1:0和clk1由时隙发 生器产生，输出信号即为整个电路的输出Yout。卷积编码器的初始状态用rst异步清零信号置为0，rst=0时，电路清零。

3、卷积编码器的初始状态全为 0，初始状态之后输出的第一个编码符号由生成 序列g1编码产生。这里，三个生成序列分别为g1=（101101111），g1=（110110011）, g13）=（111001001。即三个生成多项式分别为：C0= 1+X+X2+X3+X5+X6+X8 (557)C1 = 1+X+X4+X5+X7+X8 (663)C2= 1+X3+X6+X7+X8 (711)三、实验设计与实现根据以上实验要求， 我们首先设想了分为几个模块， 然后将各个模块进行整 合实现编码器的功能，根据我们的设想编写相应的 verilog 程序，进行调试、实 现。以下是实验的具体过程。1. 卷积码模块设

4、计(1) 3分频器(fen pi ng)。它的功能是产生elk时钟三分之一频率的时钟信 号，命名为clk1，同时产生选择信号sel1:0。(2) 4-1多路选择器(mux_4_1)。根据sel1:0输入的选择信号，选择 4路 (in0,in1,in2,in3)输入的1路来输出(out)。后来，根据老师的指导，将卷积的运算 逻辑组装在这个模块里。( 3) 8 位移位寄存器( wyje_8 )。用于记录输入的信息。每经过一个时钟上 升沿(clk1 )向前移位一次。2. verilog 程序编写各个模块相应的代码和注释如下所示。( 1) 3 分频器module fenping(elear,elk,e

5、lk1,eount);input elk,elear;output elk1,eount;wire elk,elear;reg elk1;reg 2:0 eount;always (posedge elk or posedge elear)beginif(elear=1)eount2:0<=3 ' b010;elsebegin/ 通过循环移位实现 3 分频count0<=count2;count1<=count0;count2<=count1;clk1<=count1;end;endendmodule2) 41 多路选择器module mux_4_1(cl

6、k1,clk,sel,in,kin,out); input1:0 sel;input clk,in,clk1;input7:0 kin;output out;wire 1:0 sel;reg out;reg 8:0k;always (posedge clk) / 依次计算 c0， c1， c2begincase(sel)default out<=0;2' b00:out<=(k0+k1)+(k2+k3)+(k5+k6+k8);2' b01:out<=k0+k1+k4+k5+k7+k8;2' b10:out<=k0 +k3+k6)+k7+k8; e

7、ndcaseendalways (posedge clk1) / 采样部分begin k7:0<=kin7:0; k8<=in;endendmodule3) 8 位移位寄存器module wyjc_8(clear,clk,in,out);Input clear,clk,in; output7:0 out; reg7:0 out; wire clear,clk,in;always (posedge clk or posedge clear) begin if(clear=1)out7:0<=8 ' b0; elsebegin out7<=in; out6<=

8、out7; out5<=out6;out4<=out5; out3<=out4;out2<=out3; out1<=out2;out0<=out1; end endendmodule4) 整合模块'in elude“ fen pi ng将各模块加入文件'inelude“ mux_4_1.v ”'inelude“ wyjc_8.v ”module bianma(rst,elk,in,out,elk1); input rst,elk,in;output out; output elk1;wire elr,elk,in,elk1,rst;w

9、ire7:0 k; wire2:0 sel;reg g0,g1,g2;fenping f1(.elk(elk),.elear(elr),.elk1(elk1),.eount(sel);/ 分频器实例化 wyjc_8 w1(.clear(clr),.clk(clk1),.in(in),.out(k);/ 移位寄存器实例化mux_4_1 m1(.clk1(clk1),.in(in),.kin(k),.clk(clk),.sel(sel1:0),.out(out);/多路选择器实例化assign clr=rst;/ 复位信号翻转endmodule(5)测试程序timescale 1 ns/ 1 ns

10、module bianma_test1;reg clk,rst,in,code,flag;wire out,clk1; integer I,j,r_seed;reg31:0 a;reg15:0 c0,c1,c2;bianma b1(.clk1(clk1),.clk(clk),.rst(rst),.in(in),.out(out);initial clk=0;/ 时钟产生always #5 clk=clk;initial/ 复位部分beginrst=0;#7 rst=1;endinitial/ 结束仿真#490 $finish;Initial/ 输入与对照分量产生begin,clk,rst,in

11、,out,code,fl$monitor( $stime, ” clk=%b,rst=%b,in=%b,out=%b,code=%b,error=%b ag);a31:0=32 ' b0;a18:0=$random % (1024*8); for(i=0;i<16;i=i+1)begincOi=ai+8F ai+6A ai+5A ai+3A ai+2A ai+1Aai;c1i=ai+8F ai+7A ai+5F ai+4F ai+1Fai;c2i=ai+8A ai+7A ai+6A ai+3Aai;endin=0;flag=0;#10 in=a8;for(i=0;i<16;

12、i=i+1)begin#30 in=ai+9;endendinitial/ 采样对比begin#20 code=0; for(j=0;j<16;j=j+1)begin#5 code=c0j;#5 if(out!=code) flag=1;#5 code=c1j;#5 if(out!=code) flag=1;#5 code=c2j;” error ” );#5 if(out!=code) flag=1; if(flag=1) $dispaly( end endinitial $sdf_annotate( endmodule四、仿真与综合"bia nma/Sdf时文件bl);1.

13、初始波形（输入 IN 为随机数）以看出，两者的输出波形完全一致，即编码器工作正常2.门级电路仿真3综合后电路信息4综合后仿真波形(输入IN为随机数)在control_test.v文件中加入以下语句，以便将control.sdf文件标注到测试文件中：initial $sdf_annotate(“control.sdf” ,c1); c1 为测试文件中调用 control 电 路模块的标签在对门级电路control.vg进行仿真时，在仿真命令中使用-v/home2/stude nt/lib/trai n/verilog/tsmc25.v将库文件引入，得到的仿真波形如下图 所示。申gpijI*IIK

14、JMpsbi».einyMbQO.KMpibMGMCpf'=! * ft imrw*h 4* ：!他lb 4J4<1" =1i *：F1 |«*«|11_nnnnrLrLrLrLrmrLruirLrLj'm_rLn_rirLJLnrLrLn_rLnjLimnj irinru uinjuunuuu llt i rn j l n_n : i _n_n_: l. n rri_ n._n_n *«Mr g|LJ 1I I| | LI1| |j | i 1=.<IIE 町W 壯Aiir i i1 i1 i1B'* u、

15、f1111t!*J.1*fIT11怙沖fW9f 1八戸Li i厲 Ln Li F 41* ii-jPBBdl ife f-*|.由上图可知，在其他条件不变情况下，编码器工作依然正常，但是out端（实 际）的输出与code端（对照）的输出相比，有1ps的延迟。五. 实验思考题请用vi打开control.vg和control.sdf文件，理解其中内容，尤其是control.sdf 中的延迟信息是如何表示的，并回答以下问题。1. control.vg文件是verilog语言级的描述还是结构化的描述？ 实验中的部分vg文件如下截图所示。DFm 二二赢.缶乙?D (njL5)F ,Q (out), .Q

16、N (UNCOMNECTEDO):0AI22KL g227(.AO sel0), .Al.90 (n_13), .Bl (selllJ, .YA0I23B2X1 g22S(.AOM (n_10)r .ALM <sel(l), .GO (n_12)r .Bl (selll), ¥ (04);NAHD2X1 g220(.A gp10 ) P .B (nJLTL帚.Y (n_13)J;0Al23Bm g23O(.AOM (n_0), .AIM (n_8) ,(n_8, .Bl (n_0).玉OAI23B2K1 g231(.AOM (n_l), .AIM (n_9), .BO (n_9

17、), .Bl (ilI).渔21)；可以看出，vg文件是结构化描述。2. control.sdf文件中，对触发器的延迟包括哪些信息，请一一列出。Sdf文件中关于触发器的描述部分截图如下。(CELL(rELUYFE "DEVSKOEL")(IWSIANCE fl.connt_roeMll)(DELAY(ABSOLUTE(PORT SN (:0.0)(FORT CK (:0.0nPORT D(IOFADE (Mgedge Sh) Q (:467) »(IOPATH Qis显駅 CK Q (: :960) (: :78C)(TIMINGCHSCK(RkCREH (pos

18、;曲弟(po"电© CK) C； -77J(SETUPIDLD (ncficdgc E) (powdgo CK) (:290) (: :14)(SETUPHOLD (toseJgt E (poiedgr CK)(;:-760可以看出触发器的延时信息包括每一个逻辑单元的每一个管脚的上升时延 与下降时延的最小值、典型值、最大值。3在对门级电路control.vg进行仿真时，加上+ maxdelays模拟选项，观察仿真结果；并与不加+ maxdelays模拟选项的模拟结果进行比较，如果有不同之处，请将其不同处列在下面，并分析原因加上+ maxdelays模拟选项的模拟结果：通过仿真波形对比发现，是否加入模拟选项之间没有任何差别，实际上使用 +maxdelays与不使用+maxdelays在门级仿真中有延时的差别，是因为门级仿真 时使用到.sdf文件。这个文件中包含逻辑综合中生成的 33个逻辑单元的延时信 息。这些信息表示了每一个逻辑单元的每一个管脚的上升时延与下降时延的最小 值、典型值、最大值。当使用+maxdelays时，门级仿真使用了延时的最大值， 故门级仿真波形表现出其延时要长于不用 +maxdelays。六、实验总结本次ASIC实验课程的要求是编写一个（3,1,8 ）卷积码编码器，实验过程总 体还算顺利，不过也难免