计算机组成原理试验报告2范文

1、实验二一位全加器实验姓名：王雄学号：专业：数媒2班【实验环境】1. Windows 2000 或 Windows XP2. QuartusII 、GW48-PK或DE2-115计算机组成原理教学实验系统一台，排线若干。【实验目的】1、熟悉原理图和VHDL语言的编写。 2、验证全加器功能。【实验原理】8组数据设计一个一位全加器，能完成两个二进制位的加法操作，考虑每种情况下的进位信号，完成 的操作。【实验步骤】1.1建立工程项目1.1.4原理图设计0步骤。新建项目后，就可以绘制原理图程序了。下面以一位全加器如图 1-12所示为例，讲解原理图的编辑输入的方法与具体(1)执行菜单"File”

2、 t “New”，或在工具栏中单击 D图标，弹出如图1-13所示的"New”对话框。在此对话框 的"Design Files”项中选择"Block Diagram/Schematic File ”，在单击"0K” 按钮，Quartusn 10.0 的主窗口进入如图 1-14 所示的原理图工作环境界面。N ew13New Quarlus II P<qedSOPC Buider System -1 Design FilesAHDLFifeBlock D iacHam/S chsmatic FileEDIF File-Stale Machine File

3、SJstemVe<tlog HDL FileTel Script FileVerilog HDL Filej L VHDL FifeH Memory Files-Hexadecimal Intel-Forfnat FileMennor Initialization Filed VercadonZD ebugging FileIrkSystem Sources and Probes FileLogic Arl>JzeT Interface FileSignal!dp II Logic Analyzer File-Vector Waveform File 自 Othej Fiies:

4、AHDL Include File-Block Symbol FileChain D ascription File-Synopsys Design ConstroinU FileCancel图1-13“ New ”对话框(2)在如图1-14所示的原理图工作环境界面中单击i '图标或在原理图编辑区的空白处双击鼠标或在原理图编辑区的空白处右键单击在弹出的菜单中选择“Insert”中的任意一个，弹出如图1-15所示的元件输入对话框，在“Name”栏中直接输入所需元件名或在“ Libraries: ”的相关库中找到合适的元件，再单击“0K”按钮，然后在原理图编辑区中单击鼠标左键，即可将元件调

5、入原理图编辑区中。为了输入如图1-12所示的原理图，应分别调入an d2、xor2、or3、in put、output。对于相同的器件，可通过复制来完成。例如3个and2门，器操作方法是，调入一个and2门后，在该器件上单击鼠标右键，在弹出的菜单中选择 “Copy”命令将其复制，然后在合适的位置上右键，在弹出的菜单中选择 “Paste”命令将其粘帖即可。图1-14原理图工作环境界面SymbolLibraries:'flepetdrisert modeInsert symbM ax blackI Launch MegaWizfd Plug-InMegaWard Plug-In Manag

6、er .QK Gncel |图1-15元件输入对话框如果元件放置好后，需要改元件的位置时，对于单个器件而言，在该器件上按住鼠标左键，拖到合适的位置后再松开 鼠标左键即可；对于多个器件而言，应该按下鼠标左键框选需要移动的所有器件，然后将光标移动到选择的器件上，待光 标变成可移动的“十”字光标，此时按住鼠标左键将其拖到合适的位置即可。如果要删除元件时，应先将元件选中，然后按“Del ”键或右键在弹出的菜单中选择“Del”。如果要旋转元件时，应先将元件选中，然后右键在弹出的菜单中可选“Filp Horizontal ”冰平翻转）、“Filp Vertical ” （垂直翻转）、“ Rotate by

7、 Degrees”（逆时针方向旋转，可选90° 180° 270°等命令。（3）将光标指向元件的引脚上，光标变成“十”字形状，按下鼠标左键并拖动，就会有导线引出，连接到另一端的 元件上后，松开鼠标左键，即可绘制好一根导线，按此方法绘制好全部导线，如图1-16所示。图1-16导入元件和绘制导线（注意：用鼠标拖岀的导线只能最多转一个弯）修改引脚名对话框图 1-171-17所示的对话框。在此对话框的“Gerneral"页的"Pin name（s）（4）双击或右键单击“pin_name"输入引脚，将弹出如图项中输入引脚名，如：S,然后单击“确

8、定”按钮，即可将 脚。修改后如图1-16所示。pin_name ”输入引脚名改为“ S”按此方法依次修改其他引（5）执行菜单命令“ File” t “Save”或在工具栏中单击 匚1图标，弹出“ Save AS”对话框，在此对话框中输入文件名并单击保存”按钮即可（此时最好不要更改存储路径）2.1顶层VHDL文件设计2.1.1创建工程和编辑设计文件首先建立工作库，以便设计工程项目的存储。任何一项设计都是一项工程（Project）,都必须首先为此工程建立一个放置与此工程相关的所有文件的文件夹，此文件夹将被 EDA软件默认为工作库（Work Library）。在建立了文件夹后就可以将设计文件通过 Q

9、uartusll的文本编辑器编辑并存盘，详细步骤如下：1、 新建一个文件夹。利用资源管理器，新建一个文件夹，如：e : eda。注意，文件夹名不能用中文。2、输入源程序。打开 QuartusII，选择菜单“ File” t “New”，在New窗中的“ Device Design Files ”中选择编译文件 的语言类型，这里选“ VHDL Files ”（如图2-1所示）。然后在VHDL文本编译窗中键入 VHDL程序（如图2-2所示）。图2-1选择编辑文件的语言类型疔 Qnrtii? TJ - E:/rpii/sinelcpii 一 singlcpn 一 vddl*vhdl3®&#

10、174;寺 File Edit jfi ew Fr o j e ct Ass 1 gnu ent s PxoceEwin 百 looli Vindow Help创昌 上皤 ： i ©璨巒；哆恤铀oTJTL阿wc收32 . -rtid 卜需d vt»<32m32 . vhd :-I1H| ux32k32 . vhd 一：需 vairayjkg. vhd*1a*1运>Praject NavigatorMTasksFlflW: |Conipil«.li唇 vaddl.vhdFor Help,Fl1library ieee;2use ieee + std_lo

11、gic_116,l3H-«uae ieee4 std_logic_acith. all;4-USS： i豊色韋営匕日 lOgid UiiSiyned. all;5Bl entity vaddl is6Spart ( kfBfCl: m scd logic;7C0:0UT std logic8）；9end vaddl;10S architecture a o± vaddl is11 begin12S<"(A KOR E) KOR CI；13C0<- (A AND B| OR (B AND CI) OR (CI AND 1L】；14end a;<&g

12、t;ProcRsirig X E卅田 1吋。2 InHo * Warning Crifcal WanningLoc 匪|Message:Ld if Csi 1恥睁DIdle图2-2编辑输入设计文件（顶层设计文件ADD1.VHD ）电 Qua-tuf 11El他 Edit 分 ProjectAssignmentsD Hskv.art+N戸 Open.MflbseCtrl+F1BglJew Rroject Wizard.»爲 Open Projects.Ctrl+JConvert MAX+PLU5 I Project.Save ProjectC105& ProjectHatrl+

13、5图2-3利用“ New Preject Wizard ”创建工程图2-4创建工程文件及顶层文件Prnjret Wizard: Add Fi 1 ks 口刁生託連 tvf 石Select th.# dtsicn fllfs 心nd softvirt髦 files 7on vant to imQaikin fw jrpj*ct Clack A4d All t? vdd all d#辭p flIvt wd T-vfivw Sot« it is aptiou-lL l曲 idd. flits b.tr« niilass. ywadthgri filAi n.atctwritd l

14、il du prtijicl. diirectary, of files m which. the file none 33Fil« ji-mA11: / i!U/±h心氐举也 J/ 亡&.tL vhd丁丹岂WL FlI*If your project LncLud>t5 LiibtrwiES of custon ip-rci fy th«ir pqtbwiv>rs： U_5.er Librnry T/ilbw 葺 I图2-5将所有相关的文件都加入进此工程3、文件存盘。选择"File " t “ Save As ”，找到已设

15、立的文件夹 致，即 addl.vhd 。e : syadd1，存盘文件名应该与实体名一3.1编译及下载3.1.3编译及了解编译结果Quartusll编译器是由一系列处理模块构成的，这些模块负责对设计项目的检错，逻辑综合和结构综合。即将设计项目适配进FPGA/CPLD目标器中，同时产生多种用途的输出文件，如功能和时序仿真文件，器件编程的目标文件等。编译器 首先从工程设计文件间的层次结构描述中提取信息，包括每个低层次文件中的错误信息，供设计者排除，然后将这些层次 构建产生一个结构化的以网表文件表达的电路原理图文件，并把各层次中所有的文件结合成一个数据包，以便更有效地处 理。下面首先选择Proces

16、sing菜单的"Start Compilation ”项，启动全程编译。注意这里所谓的编译（Compilation ）包括Quartusll对设计输入的多项处理操作，其中包括排错、数据网表文件提取、逻辑综合、适配、装配文件（仿真文件与编程 配置文件）生成，以及基于目标器件的工程时序分析等。如果工程中的文件有错误，在下方的Processing处理栏中会显示出来。对于Processing栏显示出的语句格式错误，可双击此条文，即弹出泌文件，在闪动的光标处（或附近）可发现文件中的错误。再次进行编译直至排除所有错误。我们会发现在Processing处理栏，编译后出现如下错误信息：Error:N

17、odein sta nee u1 in stabtiates un defi ned en tity DATAROM4.1仿真及芯片编程 Programming （配置configuration）记录结果。生成时序仿真文件，记录结果，下载到FPGA芯片上观察并记录结果。4.1.1建立仿真文件执行菜单命令“ File” t “ New”，或在工具栏中单击 D图标，弹出图 2-13所示的“ New”对话框。在此对话框的 “Verification/Debugging Files ”项中选择“ Vector Waveform File ”，再单击“ OK ” 按钮，Quartus n 的主界面窗口进

18、入如图 2-28所示的波形文件编辑环境界面。图2-28波形文件编辑环境界面在波形文件编辑方式下，执行菜单命令“ Edit” t “Insert” t “|nsert Node or Bus ”；或在波形编辑窗口右边“ Name”下的空白处单击鼠标右键，在弹出的菜单中选择“Insert Node or Bus ”命令，即可弹出如图2-29所示的插入节点或总线对话框。在图2-29所示的对话框中，单击“ Node Finder”按钮，弹出如图 2-30所示的“ Node Finder”对话框，在“ Filter” 栏中选择“ Pins:all”，单击“ List ”按钮，这时在窗口左边的“Nodes

19、 Found:”（节点建立）框中将列出该设计项目的全部信号节点。若在仿真中需要观察全部信号的波形，则单击窗口中间的-按钮；若在仿真中只需观察部分信号的波形，则首先用鼠标单击信号名 t单击窗口中的按钮，或直接双击信号名，选中的信号则进入到窗口右边的“Selected Nodes：”（被选择的节点）框中；如果需要删除“ Selected Nodes：”框中的节点信号，也可以用鼠标将其选中 宀单击窗口中的 < 按 钮，或直接双击信号名；按钮是将“ Selected Nodes：”框中的节点信号全部删除。节点信号选择完毕后，单击“OK”按钮即可。Node FinderNamed： |图2-29插

20、入节点或总线对话框在下拉框中选择Pins : altFilter: jpirHC al T |LMdn： I' 首JNodes Found:NameCutomize.JI“ Include subentitiesCancelSelected Nodes:图2-30 “ Node Finder”对话框（注意:前面设置时要选择一个设备，否则没有Pins:all项）4.1.2仿真设置工具Quartus n默认的仿真时间域是 1卩s如果需要更长的时间观察仿真结果，需设置仿真时间。执行菜单命令“ Edit ”宀“EndTime”，弹出如图2-31所示对话框，在“ Time : ”栏中输入合适的仿

21、真时间即可。在波形编辑界面内，左排按钮是用于设置输入信号的，使用时，只要先用光标在波形输入上拖一需要改变的区域，然 后单击左排相应按钮即可。或右键要设置值的节点信号，弹出如图2-32所示快捷菜单，单击“ Value”“Conut Value”弹出如图2-33所示对话框，按如图 2-35所示设置。还可以通过右键弹出菜单“Properties”设置信号节点波形以何种进制显示。最后，执行菜单命令“ File” t “Save”，或在工具栏中单击日图标，弹出“ Save As”对话框，在此对话框中输入 文件名，并按下保存即可（注意：最好和编译的文件同名如：add1）。End time extensio

22、n per signalSign-al咼 | Dir&cdoni阳血|Extension vjluftA1叩ASCIIDrult extensiori valueB1叩MASCIIDefault extension valueCOInputASCIIDefault extension value口OutputASCIIDefault extension valueSOutputASCIIDeldult extension valueOKCancel图2-31设置仿真时间域对话框邑 addl.vxvfA腹涎 ixjXEi 怎矩隙題图2-34信号节点属性设置框1=1 回；图2-35设置了输

23、入信号的波形编辑器NsmeAa 1EL y 2COCl'丄4sCount ValueCounting Timing.Relative to ctock settings-fC* Posrtive edgeC Negative edge * At absolute (mes:Start tinne: 0End time: 1.0确走 取消Count every:|ioloMultiplied by:F图2-33 “Conut Value”图中的设置表示值从 0开始每10.0ns增加1 （可根据实际更改红框中的值）4.1.3功能仿真执行菜单命令“ Process in g”宀“Start Simulation ”，弹出如图2-36所示的仿真工具对话框，选择“Fu nctio nal ”功能仿真，单击对话框中的图标按钮，弹出打开"对话框，找到保存的add1.vwf波形文件打开。然后单击“Generate FunctionalSimulation Netlist”按钮，生成功能仿真网络表。最后，单击' 按钮，进行功能仿真。单击!查看生成的 功能仿真波形图，如图 2-37所示。分析波形，主要分析输入和输出的逻辑关系。从如图2-37所示中的波形可以看出，当A=” 1” ,B= ” 0” ,C0=时1”S=“0”,C