清华大学VLSI4

1、2021-11-141 第四章 逻辑设计技术2021-11-142 第一节第一节 mos管的串、并联特性 晶体管的驱动能力是用其导电因子来表示的，值越大，其驱动能力越强。多个管子的串、并情况下，其等效导电因子应如何推导？一、两管串联：vdvsids effvgt1 1t2 2vsvdvgvm2021-11-143设：vt相同，工作在线性区。将上式代入（1）得：由等效管得： )1(2211 vvvvvvidtgmtgds )2(2222 vvvvvvimtgstgds vvvvvvvvviidtgstgmtgdsds 22112212221 )3(222121 vvvvvvidtgstgds )

2、4(22 vvvvvvidtgstgeffds2021-11-144比较（3）（4）得： 同理可推出n个管子串联使用时，其等效增益因子为：212 eff niieff1112021-11-145二、两管并联： 同理可证，n个vt相等的管子并联使用时： )(222121vvvvvviiidtgstgdsdsds2122effeffdsvvvvvvidtgstgniieff1vdvsids effvgt1 1t2 2vsvdvgvg2021-11-146 第二节 各种逻辑门的实现一、与非门：baxvddvssxba2021-11-147与非门电路的驱动能力 在一个组合逻辑电路中，为了使各种组合门电

3、路之间能够很好地匹配，各个逻辑门的驱动能力都要与标准反相器相当。即在最坏工作条件下，各个逻辑门的驱动能力要与标准反相器的特性相同。设：标准反相器的导电因子为n=p， 逻辑门：n1=n2=n p1=p2=pv0vddvssvitptn2021-11-148（1）a，b=1，1时，下拉管的等效导电因子：effn=n/2（2）a，b=0，0时，上拉管的等效导电因子：effp=2p（3）a，b=1，0或0，1时，上拉管的等效导电因子：effp=p综合以上情况，在最坏的工作情况下，即：（1）、（3），应使： effp=p=p effn=n/2=n 即要求p管的沟道宽度比n管大1.25倍以上。vddvss

4、xba25.15.25.022/)()(2/)(pnnpnoxnpoxppnnpoxwwlwclwclwc2021-11-149二、或非门：baxv ddv ssxbat p2t p1t n1t n22021-11-1410(1)当a，b=0，0 时，上拉管的等效导电因子：effp=p/2(2)当a，b=1，1时，下拉管的等效导电因子：effn=2n(3)当a，b=1，0或0，1时，下拉管的等效导电因子：effn=n综合以上情况，在最坏的工作情况下，即：（1）、（3），应使： effp=p/2=p effn=n=n 即： p=2n 所以 wp/wn=2n/p 22.5=5 即要求p管的宽度要比

5、n管宽度大5倍才行。v ddv ssxbat p2t p1t n1t n22021-11-1411三、cmos与或非门:cdabxxvssacbdvddabcd2021-11-1412(1)a,b,c,d=0,0,0,0 时：effp=p(2)a,b,c,d=1,1,1,1时： effn=n(3)a,b,c,d有一个为1时：effp=2p/3(4)a,b,c,d=1,1,0,0 或 a,b,c,d=0,0,1,1时： effn=n/2(5)a,b,c,d=0,1,0,1或 1,0,1,0或 0,1,1,0或 1,0,0,1时： effp=p/2综合以上情况，在最坏的工作情况下，即：（4）、（5

6、），应使： effp=p/2=p effn=n/2=n 则： wp/wn=n/p2.5xvssacbdvddabcd2021-11-1413四、cmos传输门（1）单管传输门 一个mos管可以作为一个开关使用，电路中cl是其负载电容。 当vg=0时，t截止，相当于开关断开。 当vg=1时，t导通，相当于开关合上。vgvitclvovo/（vg-vt）11vi/（vg-vt）vo=vg-vt2021-11-1414 vivg-vt时：输入端处于开启状态，设初始时vo=0，则vi刚加上时，输出端也处于开启状态，mos管导通，沟道电流对负载电容cl充电，至vo=vi。 vivg-vt时：输入沟道被夹

7、断，设初使vovg-vt，则vi刚加上时，输出端导通，沟道电流对cl充电，随着vo的上升，沟道电流逐渐减小，当vo=vg-vt时，输出端也夹断，mos管截止，vo保持vg-vt不变。综上所述： vgvg-vt时，mos管无损地传输信号 vivg-vt时，vo=vg-vt信号传输有损失，为不使vo有损失需增大vg。2021-11-1415（2）cmos传输门0 1 2 3 4 5 viv o54321双管通n管通p管通viv ovdd2021-11-1416 为了解决nmos管在传输时的信号损失，通常采用cmos传输门作为开关使用。它是由一个n管和一个p管构成。工作时，nmos管的衬底接地，pm

8、os管的衬底接电源，且nmos管栅压vgn与pmos管的栅压vgp极性相反。 vgp=1，vgn=0时：双管截止，相当于开关断开； vgp=0，vgn=1时：双管有下列三种工作状态：vivgn+vtn n管导通， vi vgp+|vtp| p管截止 vi通过n管对cl充电至：vo=vivivgp+|vtp| p管导通 vi通过双管对cl充电至：vo=vivi vgn+vtn n管截止，vi vgp+|vtp| p管导通 vi通过p管对cl充电至：vo=vi 通过上述分析，cmos传输门是较理想的开关，它可将信号无损地传输到输出端。2021-11-1417五、异或门与同或门（1）异或门：baba

9、baxabvddvssabxvssabvddababab2021-11-1418简化的电路： t1，t2组成一个标准反相器，t3，t4组成cmos传输门，t5，t6是一个特殊的cmos反相器。bavddt2t1t4t3t6t5xbb2021-11-1419（1）当b=1时，传输门断开，特殊反相器工作：（2）当b=0时，特殊反相器不工作，传输门把a 送到x：x=aa b x 所以 ： 1 1 0 0 1 1 1 0 1 0 0 0ax bababaxbavddt2t1t4t3t6t5xbb2021-11-1420（2）同或门：avddbxt6t2t1t3 t4t7t5babaabx2021-11

10、-1421 t6、t7总是导通的： a b x 0 0 1 1 0 0 0 1 0 1 1 1 a,b=0,0时：t1, t2,t3,t4关，t5通，vdd通过t7充电，x=1； a,b=1,0时：t1,t3关，t2,t5通，t5通，t7，t5，t4形成通路，x=0； a,b=0,1时：t1, t3通，t2,t4关，t5通，t7，t5，t3形成通路，x=0； a,b=1, 1时：t1, t2,t3,t4通，t5关，vdd通过t7充电，x=1。avddbxt6t2t1t3 t4t7t52021-11-1422本章余下的内容：第三节 可编程逻辑阵列 pla（the programmable log

11、ic array）第四节 触发器 （flipflop） 1静态触发器（staitic flipflop） 2动态触发器（dy flipflop） 3准静态触发器（ flipflop）第五节 存储器 （memory） 1. 只读存储器（rom）：（eprom，eeprom） 2. 随机存储器（ram）：（动态随机存储器dram， 静态随机存储器sram）第六节 交通灯以上内容由于在数子逻辑课中已详细讨论过，所以本课不作详细介绍了。2021-11-1423 giga-scale system-on-a-chip soc对eda技术的挑战 国际合作soc研究中的eda课题 目前在soc方面的研究工作

12、2021-11-14242021-11-1425 it will be feasible to integrate a complex electronic system onto a single chip, including possibly microprocessors, embedded memories, programmable logic, and various application-specific circuit components designed by multiple teams for multiple projects. a system-on-a-chi

13、p may have significant advantages in performance, power consumption, volume, weight, and overall cost. 2021-11-1426 c1: complexity due to exponential increase of chip capacity - more devices - more power - heterogeneous integration c2: complexity due to exponential decrease of feature size - interco

14、nnect delay - coupling noise - emi design complexity c1 x c22021-11-1427productivity gap chip capacity and designer productivitylogic transistors/chip(k)transistors/staff-month11010010001000010000010000001000000010100100010000100000100000010000000100000000201019821990200058%/yr. complexitygrowth rat

15、e 21%/yr. productivity growth rate2021-11-1428 how to provide sufficient design abstraction which takes into consideration of the electrical details in nano-meter designs (interconnect delay, noise, etc.)? how to represent and characterize re-usable blocks (intellectual properties) so that they can

16、be used from one technology generation to another, from one foundry to another, or even from one design environment to another?2021-11-1429 how to model the interaction of various heterogeneous functional blocks in a soc for overall system-level simulation and optimization? how to certify known-good

17、 designs under both functional specification and performance constraints, etc.2021-11-1430 参加单位：三方六校参加单位：三方六校 美国：美国： ucla, prof. jason cong ucsb, prof. k.c. cheng 中国大陆：清华大学中国大陆：清华大学(tsinghua), 北京大学北京大学(pku), 中国台湾：新竹清华大学中国台湾：新竹清华大学(nthu), prof. c.l. liu, y.l. lin, c.w. wu, t.t. lin 新竹交通大学新竹交通大学(njtu)

18、, j.y. zhou目标：研究目标：研究soc中中eda关键技术关键技术方式：分工合作，相互交流，各自申请经费方式：分工合作，相互交流，各自申请经费2021-11-1431 design driven: 围绕一个产品设计围绕一个产品设计,研究其中研究其中soc所需的所需的eda关键技术、算法和软件。关键技术、算法和软件。 选择一个嵌入式应用系统选择一个嵌入式应用系统(embedded system)作为对象作为对象: network processors 嵌入式系统是指用于特定用途的软件和硬件嵌入式系统是指用于特定用途的软件和硬件的结合体，如数字照相机、摄像机，智能家的结合体，如数字照相机、

19、摄像机，智能家电，移动通信，便携式电，移动通信，便携式pda，以及工业中的，以及工业中的各种自动控制。硬件部分包括处理器、应用各种自动控制。硬件部分包括处理器、应用专用电路、内存等，软件部分是在微处理器专用电路、内存等，软件部分是在微处理器中执行的软件。中执行的软件。2021-11-1432-依托于依托于vlsi的发展和软硬件的集成，嵌的发展和软硬件的集成，嵌入式系统的性能和规模都正以惊人的速入式系统的性能和规模都正以惊人的速度发展着。根据国际数据公司的调查，度发展着。根据国际数据公司的调查，虽然在虽然在1997年年pc机占据了美国整个网络机占据了美国整个网络访问设备市场的访问设备市场的96，

20、但应用嵌入系统，但应用嵌入系统技术的产品，如机顶盒、网络电话、技术的产品，如机顶盒、网络电话、pda(personal digital assistant)等，将在等，将在2002年达到年达到50的市场占有率，并在的市场占有率，并在2004年超过年超过pc机的市场占有率。机的市场占有率。2021-11-14332021-11-1434系统描述综合/验证分析/模拟物理布图提取/验证cad 数据库用户界面设计流程管理测试/诊断2021-11-1435 设计描述 系统划分与综合 芯片级的布图技术 验证 测试与诊断2021-11-1436 soc design environmentcode generation for retargetable compiler and assembler generatordesign partitioningdsp synthesis and optimizationfpga synthesis and technology mappingasic synthesisinterconnect-driven high-level synthesissy