试验一十进制计数器的设计与仿真电子科技大学知识讲解

1、实验一十进制计数器的设计与仿真电了科技大学精品资料实验一十进制计数器的设计与仿真一、实验目的熟悉Quartus U的Verilog HDL文本设计流程全过程，学习计数器的设计、仿真和硬件测试。二、实验原理该程序设计是带有异步复位、同步计数使能、可预置型功能全面的十进制计数器。(1) 第一个条件句if(!RST)构成的RST接于寄存器下方的异步清0端CLR(2) 第二个条件句if(EN)构成EN接于寄存器左侧的使能端 ENA(3) 第三个条件句if(LODA)构成LODA接于上面的多路选择器，使之控制 选择来自DATA勺数据，还是来自另一多路选择器的数据。(4) 不完整的条件语句与语句 Q1&l

2、t;=Q1+构成了加1加法器和4位寄存 器。(5) 语句(Q1<9构成了小于比较器，比较器的输出信号控制左侧多路选 择器。(6) 第二个过程语句构成了纯组合电路模块，即一个等式比较器，作进位 输出。三、实验设备与软件平台实验设备：计算机、FPGA硬件平台是Cyclone系列FPGA软件平台：Quartus II 9.1 (32-Bit)、5E+系统四、实验内容编写Verilog程序描述一个电路，实现以下功能：设计带有异步复位、同 步计数使能和可预置型的十进制计数器。具有5个输入端口( CLK RST EN LOAD DATA。CLK俞入时钟信号；RST起异步复位作用，RST=0复位；EN

3、是时钟使能,EN=1,允许加载或计数；LOAD是数据加载控制，LOAD=0向内部寄存器加载数据；DATA是 4位并行加载 的数据。有两个输出端口( DOU和COU)。DOUT勺位宽为4,输出计数值，从 0到9； COU是输出进位标志，位宽为1,每当DOU为9时输出一个高电平脉 冲。五、实验步骤设计程序：module CNT10 (CLK,RST,E N,L OAD,COUT,DOUT,DATA);in put CLK;in put EN;in put RST;input LOAD;in put 3:0 DATA;output 3:0 DOUT;output COUT;reg 3:0 Q1 ;r

4、eg COUT ;assig n DOUT = Q1;always (posedge CLK or n egedge RST) begi nif (!RST) Q1 <= 0;else if (EN) beginif (!LOAD) Q1 <= DATA;else if (Q1<9) Q1 <= Q1+1; else Q1 <= 4'b0000;endendalways (Q1)if (Q1=4'h9) COUT = 1'b1;else COUT = 1'b0;En dmodule设计流程：1 编辑和输入设计文件(1) 、新建一个文

5、件夹如D: CNT10 ,本工程所有文件将存放在此目录中。1) 输入VHDL源程序打开QuartusII,选择菜单File->New。选择Verilog HDL File ，输入源程 序。2) 文件存盘选择File->Save As命令，找到已设立的文件夹 D： CNT10,存盘文件名应与实体名一致，存盘为 CNT10.V。当出现语句“do you want to create”的对话框，选择“是”自动创建工程。这里先选择“否”，即暂时不创建工程流程。 下一步手动创建工程。(2) 、创建工程1） 选择菜单File->New project Wizard命令，即弹出工程设置对话

6、框。单击此对话框右侧的“”进行设置，第一行的D: CNT10表示工程所在的工作库 文件夹，第二行的CNT10表示此项工程的工程名，第三行是当前工程顶层文件 的实体名。2）将设计文件CNT10.V添加入工程中。点“”按钮，在弹出的对话框中选择CNT10.V文件。单击Add'按钮。3）选择目标芯片器件选择Cyclone系列中的EP1C6Q240C8也可以从主菜单 Assignments 的下拉菜单中点击Device目标芯片设置窗口。4）工具设置，此处不进行设置，点击 Next5）结束设置列出了此工程相关设置情况，点击 Finish按钮，出现project nevigator 窗口，显示本工

7、程项目的层次结构和各层次的实体名。2 .全程综合与编译选择Processing->start compilation，等待一段时间，跳出对话框提示编译成功或有错误，并在信息栏显示错误信息。3 .仿真测试1）打开波形编辑器选择 File->new, 选择 vector waveform file 。2）设定仿真时间区域在Edit->e nd time ，在弹出的窗口 time栏处输入50，单位选Us”。3）波形文件存盘，默认文件名为 CNT10.vwf4）将此工程CNT10勺端口信号名选入波形编辑器中View->utility windows 项的 Node Finder

8、 选项。点击 “list ”。5）将端口信号名拖入波形编辑器中，拖完信号后可以关掉浮动窗口6）按键盘上CTRL+WV，显示全部仿真时间区域。7）编辑输入波形（输入激励信号）8）仿真器参数设置9）启动仿真器。提示是否保存，选择“是”，仿真成功后选“确定”。10）观察仿真结果按键盘上CTRL+WV，在全部仿真时间区域内观察波形，并分析波形图显示的逻辑功能是否正确点击Start ”将配置文件下载，然后进行硬件测试。功能仿真截图:SO 05« 坪Ttit m罕则 12 w 临竽则IT竿站20 t 0cxxBnrLrLrLrLrLrLrurLrmnrLrLrLrLTLrLrmnrEasri .

9、LOAD1 rH iQ DOUT:0XIX 0 <1T 肝Wa hOUTb t_._ . . O_._._.仿真波形图仅供学习与交流，如有侵权请联系网站删除 谢谢5精品资料- 1Assignment加HEEnabled丄匚冉1理现LcceJtianPJJ_24DYesST购LccatnnP1FJ_?3?Yes蜕 LLccatnnv':s*Lccatcn心-FSILccatnnP3d_2356UNLOADLccatcnP1N_23*LctstcinPIW_233OKLccdtcnP：n 2B'上二5OCOJTL3ILcccn'上二LfttarmriPIM 15-Lo

10、catioriP1HLocatioriPK i3-LozdUa 1P1V 11管脚锁定截图六、实验结果及分析(1) RST在任意时刻有效时，女口 CLK非上升沿时，计数也能即刻清 0。(2) 当EN=1且在时钟CLK的上升沿时刻LODA=0寸，4位输入数据 DATA=7被加载，在LOAD=1后作为计数器的计数初值，如图所示计数从 4加载 到7的时序。计数到9时，COUT俞出进位1。当下一轮计数到2时，尽管出现 了加载信号LODA=0但不加载。(3) 当EN=1 RST=1 LODA=1时，计数正常进行，在计数数据等于 9时进 位输出高电平。当计数从7计到8时有一毛刺信号。七、心得体会第一次做EDA实验，使用Quartus II感觉很吃力，因为以前都没有接触过 电子设计之类的东西。虽然没有电