IC课程设计 四位与非门电路设计

1、.兰州交通大学电子与信息工程学院I C 课程设计报告课题一： 四位与非门电路设计 课题二： 三输入加法器电路 专 业 电子科学与技术 班 级 电子1001 学 号 201010024 学生姓名 牛昕炜 设计时间 20122013学年第二学期 ;第 11 页 共 12 页目 录目录2课程一 四位与非门的电路设计4一 概 要4二 设计的原理41 两输入与非门42 四输入与非门符号图及原理43 电路图6三、课程设计的过程61 网表文件62 打开网表文件仿真73 延时分析：8课程二 组合逻辑加法器8一 设计目的8二 设计原理81 加法器真值表：92 逻辑图93 电路图10三 课程设计的过程101 网表

2、文件102 打开网表文件仿真113 仿真分析（延时分析）12四 课程设计总结13课程一 四位与非门的电路设计一 概 要随着微电子技术的快速发展，人们生活水平不断提高，使得科学技术已融入到社会生活中每一个方面。而对于现代信息产业和信息社会的基础来讲，集成电路是改造和提升传统产业的核心技术。随着全球信息化、网络化和知识经济浪潮的到来，集成电路产业的地位越来越重要，它已成为事关国民经济、国防建设、人民生活和信息安全的基础性、战略性产业。 集成电路有两种。一种是模拟集成电路。另一种是数字集成电路。本课程设计讲的是数字集成电路版图设计的基本知识。然而在数字集成电路中CMOS与非门的制作是非常重

3、要的。 二 设计的原理 1 两输入与非门与非门是与门和非门的结合，先进行与运算，再进行非运算。与运算输入要求有两个，如果输入都用0和1表示的话，那么与运算的结果就是这两个数的乘积。如1和1（两端都有信号），则输出为1；1和0，则输出为0；0和0，则输出为0。与非门的结果就是对两个输入信号先进行与运算，再对此与运算结果进行非运算的结果。简单说，与非与非，就是先与后非。其真值表和符号如下：ABY0010111011102 四输入与非门符号图及原理当输入端A、B、C、D中只要有一个为低电平时，就会使与它相连的NMOS管截止，与它相连的PMOS管导通，输出为高电平；仅当A、B、C、D全为高电

4、平时，才会使四个串联的NMOS管都导通，使四个并联的PMOS管都截止，输出为低电平。其真值表和符号如下：ABCDY000010001100101001110100110001100111010110111110011101111101111103 电路图三、课程设计的过程1 网表文件首先在orCAD中将上述原理图绘制出，仿真后确保电路图正确且能够实现与非功能，然后生成网表文件。在文本文档中写出HSPICE软件所要求的网表文件，并另存为*.sp文件。网表文件如下：* CMOS YUFEI .OPTIONS LIST NODE POST.TRAN 20P 40NVdd Vdd 0 5MNCH_1

5、Y A 1 1 NCH W=25u L=10n MNCH_2 1 B Gnd Gnd NCH W=25u L=10n MNCH_3 3 C 3 3 NCH W=25u L=10n MNCH_4 3 D Gnd Gnd NCH W=25u L=10n MPCH_1 Y A Vdd Vdd PCH W=25u L=10n MPCH_2 Y B Vdd Vdd PCH W=25u L=10n MPCH_3 Y 3 Vdd Vdd PCH W=25u L=10n MPCH_4 Y D Vdd Vdd PCH W=25u L=10n V1 A 0 PULSE .2 4.8 0N 0N 0N 5N 10N

6、V2 B 0 PULSE .2 4.8 1N 1N 1N 5N 10NV3 C 0 PULSE .2 4.8 1N 1N 1N 5N 10NV4 D 0 PULSE .2 4.8 1N 1N 1N 5N 10N.measure tran tf trig v(Y) val=4.5 fall=1 targ v(Y) val=0.5 fall=1.measure tran tr trig v(Y) val=0.5 rise=1 targ v(Y) val=4.5 rise=1.measure tran tpdr trig v(A) val=2.5 rise=1 targ v(Y) val=2.5 f

7、all=1.measure tran tpdf trig v(A) val=2.5 fall=1 targ v(Y) val=2.5 rise=1.measure tpd param='(tpdr+tpdf)/2'.MODEL PCH PMOS LEVEL=1.MODEL NCH NMOS LEVEL=1.END 2 打开网表文件仿真 在HSPICE软件点击open打开上面的网表文件，仿真，点击Avanwaves如下图所示：加入输出波形如图所示：3 延时分析：* cmos quanjianqi .measure tran tf trig v(Y) val=4.5 fall=1

8、targ v(Y) val=0.5 fall=1.measure tran tr trig v(Y) val=0.5 rise=1 targ v(Y) val=4.5 rise=1.measure tran tpdr trig v(A) val=2.5 rise=1 targ v(Y) val=2.5 fall=1.measure tran tpdf trig v(A) val=2.5 fall=1 targ v(Y) val=2.5 rise=1.measure tpd param='(tpdr+tpdf)/2' * transient analysis tnom= 25.0

9、00 temp= 25.000 * tf= 3.0085E-09 targ= 5.4969E-09 trig= 2.4884E-09 tr= 4.7429E-11 targ= 1.8407E-10 trig= 1.3664E-10 tpdr= 4.1155E-11 targ= 2.5412E-09 trig= 2.5000E-09 tpdf= -8.3466E-09 targ= 1.5341E-10 trig= 8.5000E-09 tpd= -4.1527E-09课程二 组合逻辑加法器一 设计目的1、掌握用SSI器件实现全加器的方法。 2、掌握用MSI组合逻辑器件实现全加器的方法。 3、掌握

10、集成加法器的应用。二 设计原理组合逻辑电路是数字电路中最常见的逻辑电路之一。组合逻辑电路的特点，就是在任意时刻电路的输出仅取决于该时刻的输入信号，而与信号作用前电路所处的状态无关。本实验是根据给定的逻辑功能，设计出实现这些功能的组合逻辑电路。不考虑低位进位，只本位相加，称半加。实现半加的电路，为半加器。考虑低位进位的加法称为全加。实现全加的电路，为全加器。实现三个输入变量（一位二进制数）全加运算功能的电路称为1位全加器。实现多位二进制数相加有串行多位加法和并行多位加法两种形式，其中比较简单的一种电路是采用多个1位全加器并行相加，逐位进位的方式。1 加法器真值表：ABCCARRYSUM00000

11、001010100101110100011011011010111112 逻辑图3 电路图三 课程设计的过程1 网表文件首先在orCAD中将上述原理图绘制出，仿真后确保电路图正确且能够实现与非功能，然后生成网表文件。在文本文档中写出HSPICE软件所要求的网表文件，并另存为*.sp文件。网表文件如下：* CMOS adder3 .OPTIONS LIST NODE POST.TRAN 200P 50NVdd Vdd 0 5VMNCH_10 10 A 5 5 NCH L=2.5U W=25U MNCH_20 5 B Gnd Gnd NCH L=2.5U W=25U MNCH_5 20 B Gnd

12、 Gnd NCH L=2.5U W=25U MNCH_6 9 10 20 20 NCH L=2.5U W=25U MNCH_CARRY 20 A Gnd Gnd NCH L=2.5U W=25U MNCH_8 20 B Gnd Gnd NCH L=2.5U W=25U MNCH_9 20 C Gnd Gnd NCH L=2.5U W=25U MNCH_10 9 C 110 110 NCH L=2.5U W=25U MNCH_11 110 A 15 15 NCH L=2.5U W=25U MNCH_12 15 B Gnd Gnd NCH L=2.5U W=25U MNCH_110 CARRY 1

13、0 Gnd Gnd NCH L=2.5U W=25U MNCH_120 sum 9 Gnd Gnd NCH L=2.5U W=25U MNCH_1 20 A Gnd Gnd NCH L=2.5U W=25U MNCH_2 10 C 20 20 NCH L=2.5U W=25U MPCH_10 8 B Vdd Vdd PCH L=2.5U W=25U MPCH_11 11 B 12 12 PCH L=2.5U W=25U MPCH_12 9 C 11 11 PCH L=2.5U W=25U MPCH_110 sum 9 Vdd Vdd PCH L=2.5U W=25U MPCH_120 CARR

14、Y 10 Vdd Vdd PCH L=2.5U W=25U MPCH_1 10 A 2 2 PCH L=2.5U W=25U MPCH_2 2 B 1 1 PCH L=2.5U W=25U MPCH_10 1 B Vdd Vdd PCH L=2.5U W=25U MPCH_20 10 C 1 1 PCH L=2.5U W=25U MPCH_5 1 A Vdd Vdd PCH L=2.5U W=25U MPCH_6 8 C Vdd Vdd PCH L=2.5U W=25U MPCH_CARRY 8 A Vdd Vdd PCH L=2.5U W=25U MPCH_8 12 A 8 8 PCH L=

15、2.5U W=25U MPCH_9 9 10 8 8 PCH L=2.5U W=25U V1 A 0 PULSE .2 4.8 0N 0N 0N 5N 10NV2 B 0 PULSE .2 4.8 0N 0N 0N 5N 10NV10 C 0 PULSE .2 4.8 0N 0N 0N 5N 10N.measure tran tf trig v(SUM) val=20.5 fall=1 targ v(SUM) val=0.5 fall=1.measure tran tr trig v(SUM) val=0.5 rise=1 targ v(SUM) val=20.5 rise=1.measure

16、 tran tpdr trig v(SUM) val=2.5 rise=1 targ v(SUM) val=2.5 fall=1.measure tran tpdf trig v(B) val=2.5 fall=1 targ v(SUM) val=2.5 rise=1.measure tpd param='(tpdr+tpdf)/2'.MODEL PCH PMOS LEVEL=1 .MODEL NCH NMOS LEVEL=1 .END2 打开网表文件仿真 在HSPICE软件点击open打开上面的网表文件，仿真，如下图所示：点击Avanwaves加入输出波形如图所示：3 仿真分

17、析（延时分析）* cmos quanjianqi .measure tran tf trig v(SUM) val=20.5 fall=1 targ v(SUM) val=0.5 fall=1.measure tran tr trig v(SUM) val=0.5 rise=1 targ v(SUM) val=20.5 rise=1.measure tran tpdr trig v(SUM) val=2.5 rise=1 targ v(SUM) val=2.5 fall=1.measure tran tpdf trig v(B) val=2.5 fall=1 targ v(SUM) val=2

18、.5 rise=1.measure tpd param='(tpdr+tpdf)/2' * transient analysis tnom= 25.000 temp= 25.000 * tf= 3.0085E-09 targ= 5.4969E-09 trig= 2.4884E-09 tr= 4.7429E-11 targ= 1.8407E-10 trig= 1.3664E-10 tpdr= 4.1155E-11 targ= 2.5412E-09 trig= 2.5000E-09 tpdf= -8.3466E-09 targ= 1.5341E-10 trig= 8.5000E-09 tpd= -4.1527E-09四 课程设计总结 通过本次课程设计，使用了电路设计与仿真软件HSPICE，并练习用网表文件来描